KR950007667Y1

KR950007667Y1 - Lcd driving circuit

Info

Publication number: KR950007667Y1
Application number: KR92023630U
Authority: KR
Inventors: 권기조
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1992-11-27
Filing date: 1992-11-27
Publication date: 1995-09-20
Also published as: KR940013261U

Abstract

내용 없음.No content.

Description

Liquid crystal driving circuit

제1도는 종래 액정 구동회로의 블록도.1 is a block diagram of a conventional liquid crystal driving circuit.

제2도는 제1도에 있어서, 주요부의 파형도.FIG. 2 is a waveform diagram of a main part in FIG.

제3도는 제1도에 있어서, 전극상태 및 전극구동신호의 파형도.3 is a waveform diagram of an electrode state and an electrode driving signal in FIG. 1;

제4도는 본 고안 액정 구동회로의 블록도.Figure 4 is a block diagram of the liquid crystal drive circuit of the present invention.

제5도는 본 고안에 따른 실시예의 블록도.5 is a block diagram of an embodiment according to the present invention.

제6도는 본 고안에 있어서, 주요부의 파형도.6 is a waveform diagram of a main part in the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 데이터 이동 레지스터 2 : 데이터 레벨 변환부1: data shift register 2: data level conversion section

3 : 구동레벨 변환부 4 : 액정 구동부3: driving level converting unit 4: liquid crystal driving unit

5 : 데이터 지연부 D1₁∼D1_n: 지연소자5: data delay unit D1 _{1 to} D1 _n : delay element

AN₁∼AN_n, A₁∼A_n: 앤드게이트 IN₁: 인버터AN _{1 to} AN _n , A _{1 to} A _n : AND gate IN ₁ : Inverter

본 고안은 액정표시 장치 구동에 관한 것으로 특히, 액정표시소자를 시분할 구동함에 있어 구동신호를 일정시간 지연시켜 액정에 표시되는 잔상을 제거하는 액정 구동회로에 관한 것이다.The present invention relates to driving a liquid crystal display device, and more particularly, to a liquid crystal driving circuit for removing a residual image displayed on a liquid crystal by delaying a driving signal for a predetermined time in time division driving of the liquid crystal display device.

제1도는 종래 액정 구동회로의 블록도로서 이에 도시된 바와같이, 시분할로 순차 주사되는 데이터(DI)를 클럭(CLK)에 따라 이동 시키는 데이터 이동 레지스터(1)와, 이 이동레지스터(1)의 출력전압(R₁∼R_n)레벨을 변환하는 데이터 레벨 변환부(2)와, 레벨변환신호(M)를 제어신호(Vm)로 변환하는 구동레벨변환부(3)와, 상기 데이터 레벨변환부(2)의 출력(C₁∼C_n)을 입력받아 상기 구동 레벨 변환부(3)의 제어신호(Vm)에 따라 교류화된 액정구동전압(X₁∼_n)을 액정 주사라인에 출력하는 액정구동부(4)로 구성된다.1 is a block diagram of a conventional liquid crystal driving circuit, as shown therein, a data shift register 1 for shifting data DI sequentially scanned in time division according to a clock CLK, and the shift register 1 of FIG. A data level converting section 2 for converting output voltages R ₁ to R _n levels, a drive level converting section 3 for converting a level converting signal M into a control signal Vm, and the data level converting Receives the outputs C _{1 to} C _n of the unit 2 and outputs the liquid crystal driving voltages X ₁ to _n that are altered according to the control signal Vm of the driving level converting unit 3 to the liquid crystal scanning line. It consists of the liquid crystal drive part 4 made.

클럭(CLK)은 1라인 주사 기간마다 인에이블되어 데이터를 이동 시키는 신호로 신호선수가 D라 하면듀티로 반복되는 클럭신호이다.The clock CLK is enabled every 1 line scan period to move data. A clock signal that repeats with duty.

상기 데이터 이동 레지스터(1)의 출력(D_O)은 캐스케이드(Cascade)로 접속된 다음단의 입력이며 전압(V_DD)과 접지(GND)의 논리레벨(logic level)로 동작한다.Operates as an output (D _O) are cascade (Cascade), and the input of the next stage voltage (V _DD) and a logic level (logic level) of the ground (GND) connected to said data shift register (1).

상기 레벨 변환부(2)(3) 및 액정구동부(4)는 전압(V_DD)(V_LC)에 의한 고전압 레벨로 동작한다.The level converters 2 and 3 and the liquid crystal driver 4 operate at a high voltage level by the voltage V _DD (V _LC ).

이와같이 구성된 종래 회로이 동작과정을 제2도 주요부의 파형도 및 제3도 전극상태 및 전극구동신호의 파형도를 참조하여 설명하면 다음과 같다.The operation of the conventional circuit configured as described above will be described with reference to the waveform diagram of the main part of FIG. 2 and the waveform diagram of the electrode state and the electrode driving signal of FIG.

제2a도에 도시딘 바와같이 클럭(CLK)이 입력됨에 따라 데이터 이동 레지스터(1)는 순차적으로 입력되는 데이터(DI)를 1사이클의 클럭(CLK)마다 1회씩 이동시킴과 아울러 1클럭 사이클마다 입력(DI)에 따른 데이터 이동 레지스터(1)의 병렬출력(R₁∼R_n)이 데이터 레벨변환부(2)에 출력되어 레벨 변환이 변환되고 이 레벨변환된 신호(C₁∼C_n)레벨변환신호(M)에 의한 구동레벨 변환부(3)의 제어신호(Vm)에 따라 액정구동부(4)에서 교류레벨(V_DD∼V_LC)로 변환된 액정 구동전압(X₁∼X_n)으로 출력된다.As shown in FIG. 2A, as the clock CLK is input, the data shift register 1 moves the data DI sequentially input once per clock CLK of one cycle and every clock cycle. The parallel outputs R ₁ to R _n of the data shift register 1 according to the input DI are output to the data level converting section 2 so that the level shift is converted and the level shifted signals C _{1 to} C _n . Liquid crystal drive voltages X _{1 to} X _n converted from the liquid crystal drive unit 4 to AC levels V _{DD to} V _LC according to the control signal Vm of the drive level converting unit 3 by the level converting signal M. )

이대, 액정구동부(4)는 액정구동전압(X₁∼X_n)으로 액정표시장치를 1라인씩 순차적으로, 구동하며 클럭(CLK)에 따른 액정구동전압(X₁∼X_n)은 제2b도 내지 2e도에 도시한 바와 같다.Two liquid crystal driving section 4 is a liquid crystal display device by sequentially one line of liquid crystal drive voltages (X ₁ ~X _n), 2b is the liquid crystal drive voltage (X ₁ ~X _n) corresponding to the driving and clock (CLK) As shown in FIG. 2E.

그리고, 구동레벨 변환부(3)에 입력되는 레벨변환신호(M)는 프레임간 1회 또는 수회 교류화시키는 것으로 액정구동부(4)의 액정구동전압(X₁∼X_n)이 프레임간 1회 또는 수회 반전되어 액정에 인가되는 전압을 교류화시키게 된다.Then, the level conversion signal M input to the drive level converting section 3 is alternated once per frame or several times, so that the liquid crystal drive voltages X _{1 to} X _n of the liquid crystal drive section 4 once per frame. It is reversed several times to alternating the voltage applied to the liquid crystal.

그러나, 이와같은 종래 회로는 제3도에 도시한 바와같이 (n+1)번째 라인이 구동될 때 n번째 라인에 신호가 남아있으면 인접 라인을 구동하는 신호가 액정의 잔류 용량등에 의해 구동신호를 왜곡시킴으로 불필요한 잔상을 표시하는 문제점이 있었다.However, in the conventional circuit, as shown in FIG. 3, when the (n + 1) th line is driven, if a signal remains on the nth line, the signal for driving the adjacent line is driven by the residual capacitance of the liquid crystal. There was a problem of displaying unnecessary afterimages by distorting.

본 고안은 이러한 종래의 문제점을 해소시키기 위하여 데이터 이동 레지스터와 데이터 레벨 변환부 사이에 데이터 지연부를 접속함으로써 구동신호를 일정시간 지연시켜 잔류용량을 제거함에 따라 잔상표시를 방지하는 액정구동회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention solves the conventional problem by connecting a data delay unit between the data shift register and the data level converter to delay the driving signal for a predetermined time, thereby eliminating the residual capacity, and thus creating a liquid crystal driving circuit preventing the afterimage display. When described in detail with reference to the accompanying drawings as follows.

제4도는 본 고안 액정구동회로의 블록도로서 이에 도시한 바와 같이, 클럭(CLK)에 따라 시분할로 순차 주사되는 데이터(DI)를 이동시키는 데이터 이동 레지스터(1)와, 이 데이터 이동 레지스터(1)의 출력 (R₁∼R_n)을 상기 클럭(CLK)과 각기 논리조합하는 데이터 지연부(5)와, 이 데이터 지연부(5)의 출력(DR₁∼DR_n) 레벨을 변환하는 데이터 레벨 변환부(2)와, 레벨 변환신호(M)에 따라 제어신호(Vm)를 출력하는 구동레벨 변환부(3)와, 이 구동레벨 변환부(3)의 출력 (Vm)에 따라 상기 데이터 레벨변환부(2)의 출력(C₁∼C_n)을 교류화시킨 액정구동전압(X₁∼X_n)을 액정주사라인에 출력하는 액정구동부(4)로 구성한 것으로, 상기 데이터 지연부(5)는 클럭(CLK)을 반전시킨 인버터(IN₁)의 출력()이 일측에 공통접속된 앤드게이트(AN₁∼AN_n)의 타측에 데이터 이동 레지스터(1)의 출력(R₁∼R_n)을 각기 접속하여 지연된 데이터(DR₁∼DR_n)이 각기 출력하게 구성한다.4 is a block diagram of the liquid crystal drive circuit of the present invention, as shown therein, a data shift register 1 for shifting the data DI sequentially scanned in time division according to the clock CLK, and the data shift register 1 Data delay unit 5 for logically combining the outputs R ₁ to R _n with the clock CLK, and data for converting the output DR _{1 to} DR _n levels of the data delay unit 5, respectively. The level converting section 2, a drive level converting section 3 for outputting a control signal Vm in accordance with the level converting signal M, and the data in accordance with the output Vm of the drive level converting section 3; configured as an output (C ₁ ~C _n) exchange screen liquid crystal drive voltage (X ₁ ~X _n) in which the level of the converter 2 to the liquid crystal driving section (4) for outputting to the liquid crystal scan lines, the data delay unit ( 5 is an output of the inverter IN ₁ inverting the clock CLK ( ) Is connected to the other side of the AND gate (AN _{1 to} AN _n ), which is commonly connected to one side, and the outputs R ₁ to R _n of the data movement register 1 are respectively connected to output the delayed data DR _{1 to} DR _n , respectively. To configure.

본 고안의 다른 실시예는 제5도에 도시한 바와 같으며 데이터 지연부(5)는 데이터 이동 레지스터(1)의 출력(R₁∼R_n)을 앤드게이트(AN₁)의 일측 입력에 각기 접속함과 아울러 지연소자(D1₁∼D1_n)이 각기 출력하게 구성한다.Another embodiment of the present invention is shown in FIG. 5, and the data delay unit 5 respectively outputs the outputs R ₁ to R _n of the data movement register 1 to one input of the AND gate AN ₁ . In addition to the connection box, the delay elements D1 _{1 to} D1 _n are configured to output.

이와같이 구성한 본 고안 액정 구동회로의 작용효과를 제6도 주요부의 파형도를 참조하여 상세히 설명하면 다음과 같다.The operational effects of the liquid crystal drive circuit of the present invention constructed as described above will be described in detail with reference to the waveform diagram of FIG. 6.

제2a도에 도시한 바와같이 클럭(CLK)이 입력됨에 따라 데이터 레지스터(1)는 순차적으로 입력되는 데이터(DI)를 1클럭(CLK)사이클 마다 1회씩 이동됨과 아울러 병렬 출력(R₁∼R_n)이 데이터 지연부(5)에 출력되게 된다.As shown in FIG. 2A, as the clock CLK is input, the data register 1 sequentially moves the data DI sequentially input once per one clock CLK cycle and parallel outputs R ₁ to R. _n ) is output to the data delay unit 5.

이때, 데이터 지연부(5)는 제4도에 도시한 바와같이 클럭(CLK)을 인버터(IN₁)에서 반전시킴에 따라 앤드게이트(AN₁∼AN_n)에서 데이터 이동 레지스터(1)의 출력(R₁∼R_n)과 각기 앤딩하여 지연시간(t)만큼 제거된 신호(DR₁∼DR_n)을 데이터 레벨 변환부(2)에 출력하게 된다.At this time, the data delay unit 5 outputs the data shift register ₁ at the AND gates AN _{1 to} AN _n as the clock CLK inverts the clock CLK in the inverter IN ₁ as shown in FIG. 4. The signals DR _{1 to} DR _n removed by (R ₁ to R _n ) and removed by the delay time t are respectively output to the data level converter 2.

이에따라, 데이터 레벨 변환부(2)에서 레벨 변환된 신호(C₁∼C_n)는 액정구동부(4)에 출력된 후 구동레벨변환부(3)의 제어신호에 따라 레벨(V_DD∼V_LC)에서 교류화된 제6b 내지 6e도와 같은 액정구동전압(X₁∼X_n)으로 출력하게 된다.Accordingly, the signals C _{1 to} C _n level-converted by the data level converter 2 are output to the liquid crystal driver 4, and then the levels V _{DD to} V _LC according to the control signal of the drive level converter 3. ) Is outputted at the liquid crystal driving voltages X _{1 to} X _{n as} shown in FIGS.

또한, 본 고안에 다른 실시예로서 제5도에 도시한 바와같이 클럭(CLK)에 따라 데이터 이동 레지스터(1)의 출력(R₁∼R_n)이 입력되면 데이타 지연부(5)는 상기 신호(R₁∼R_n)를 지연소자(D1₁∼D1_n)을 통해 일정시간(t)지연시키고, 상기 지연소자(D1₁∼D1_n)의 출력과 상기 데이터 이동 레지스터(1)의 출력(R₁∼R_n)은 앤드게이트((A₁∼A_n)에서 각기 앤딩되어 지연신호(DR₁∼DR_n)가 데이터 레벨 변환부(2)에 출력하게 된다.As another embodiment of the present invention, as shown in FIG. 5, when the outputs R ₁ to R _n of the data movement register 1 are input in accordance with the clock CLK, the data delay unit 5 receives the signal. the output of the (R ₁ ~R _n), the delay elements (D1 ₁ ~D1 _n) for a predetermined time (t) and outputs the data shift register (1) of the delay and the delay element (D1 ₁ ~D1 _n) through ( R ₁ to R _n are ended at the AND gates (A _{1 to} A _n ), respectively, and the delay signals DR _{1 to} DR _n are output to the data level converting section 2.

이에따라, 데이터 레벨 변환부(2)에서 레벨 변환된 신호(C₁∼C_n)는 구동레벨 변환부(3)의 제어신호(Vm)에 따라 액정구동부(4)에서 교류화되고 이 교류화된 신호(Y₁∼Y_n)이 제6b도 내지 6e도에 도시한 바와같이 출력하게 된다.Accordingly, the signals C _{1 to} C _n level-converted by the data level converting section 2 are alternated by the liquid crystal drive section 4 according to the control signal Vm of the drive level converting section 3. The signals Y _{1 to} Y _n are output as shown in Figs. 6B to 6E.

상기에서 상세히 설명한 바와같이 본 고안 액정 구동회로는 지연시간(t) 만큼 데이터의 인접구간을 제거하여 액정의 잔류용량 성분에 의한 파형의 왜곡으로 표시되는 잔상을 제거하고 잔상제거를 위한 지연회로를 액정 구동회로에 직접하여 제작단가의 증가없이 표시상태를 개선할 수 있는 효과가 있다.As described in detail above, the inventive liquid crystal drive circuit removes an adjacent section of data by a delay time (t) to remove an afterimage indicated by a distortion of a waveform caused by the residual capacitance component of the liquid crystal, and provides a delay circuit for removing the afterimage. There is an effect that can improve the display state directly to the driving circuit without increasing the manufacturing cost.

Claims

A data shift register 1 for shifting the data DI sequentially scanned in time division according to the clock CLK, and a data delay section for delaying the outputs R ₁ to R _n of the data shift register 1 for a predetermined time. (5), a data level converting section 2 for level converting the outputs R ₁ to R _n of the data delay section 5, and a control signal Vm according to the level converting signal M; The liquid crystal drive voltage X in which the output levels C _{1 to} C _n of the data level converter 2 are alternated according to the drive level converter 3 and the control signal Vm of the drive level converter 3. A liquid crystal drive circuit comprising a liquid crystal driver 4 for outputting _{1 to} X _n ).

The data delay unit 5 outputs an inverter IN ₁ that has generated a clock CLK. ), The output (R ₁ ~R _n) the delayed signal (DR ₁ ~DR _n connected respectively) of the data shift register (1) to the other side of the common connection of the AND gate (AN ₁ ~AN _n) to one side of the respective input A liquid crystal drive circuit, characterized in that configured to output.

The data delay unit 5 connects the outputs R ₁ to R _n of the data movement register 1 to one inputs of the AND gates A _{1 to} A _n , respectively, and the delay element (5). D1 ₁ ~D1 _n) for respectively connecting to the other input the delayed signal (DR ₁ ~DR through | _n) as the liquid crystal driving circuit, characterized in that it is configured to output, respectively.