KR950007467B1

KR950007467B1 - Encoder

Info

Publication number: KR950007467B1
Application number: KR1019900004224A
Authority: KR
Inventors: 정호선
Original assignee: 정호선
Priority date: 1990-03-29
Filing date: 1990-03-29
Publication date: 1995-07-11
Also published as: KR910017785A

Abstract

The priority encoder generates an M bit digital signal in response to a 2exp (M)-1 bit signal input. The priority encoder comprises: an input means for receiving the 2exp(M)-1 bit digital signal and generating a first plurality of non-inverted signals, a second plurality of inverted signals in response thereto; an encoder array means comprising (1/2(2exp(M)+(2exp(M)-1)) column lines and M row lines, each of the column lines receiving a corresponding one of the first plurality of non-inverted signals and the second plurality of inverted signals from the input means; a bias means for coupling a bias voltage onto each of the M row lines coupled to activated ones of the pluralities of weight based coupling transistors the the first and second types; and an output means for receiving the corresponding weighted/biased voltage signal along each of the M row lines to generate the M bit digital signal output.

Description

Priority Encoder

제1도는 비교기회로를 이용한 4비트 전병렬 ADC의 블럭다이아그램.1 is a block diagram of a 4-bit all-parallel ADC using a comparator circuit.

제2도는 본 발명에 의한 우선순위 인코우더의 회로도.2 is a circuit diagram of a priority encoder according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 비교기 회로 C1~C5 : 각 비교기의 출력10: comparator circuit C1 to C5: output of each comparator

20 : 우선순위 인코우더 회로 E1~E5 : 우선순위 인코우더 회로의 입력20: priority encoder circuit E1 to E5: input of the priority encoder circuit

D0~D3 : 우선순위 인코우더 회로의 출력D0 ~ D3: Output of priority encoder circuit

IB1~IB5 : 입력측 뉴런군 혹은 입력측 버퍼증폭기IB1 ~ IB5: Input neuron group or input buffer amplifier

OB1~OB4 : 출력측 뉴런군 혹은 출력측 버퍼증폭기OB1 ~ OB4: Output neuron group or output buffer amplifier

BG : 바이어스군 SG : 시냅스군BG: bias group SG: synapse group

INT1~INT4 : 인버터INT1 ~ INT4: Inverter

본 발명은 우선순위 인코우더(priority encoder)에 관한 것으로, 특히 신경회로망 개념을 이용하여 우선순위 인코우더에 관한 것이다.The present invention relates to a priority encoder, and more particularly, to a priority encoder using neural network concept.

컴퓨터가 처리할수 있는 데이타는 디지탈 값인데 반해 인간이 사용하는 정보는 아날로그적인 값이 대부분이다. 따라서, 인간이 사용하는 정보를 컴퓨터가 처리할 수 있으려면 데이타를 디지탈 값으로 변환하는 것이 필수적이다.The data that can be processed by computers is digital, whereas the information that humans use is mostly analog. Therefore, in order for a computer to process information used by humans, it is necessary to convert the data into digital values.

이러한 아날로그값을 디지탈값으로 변환하는 아날로그-디지탈 변환기(Analog -to Digital Converter ; 이하 ADC라 칭함)는 A/D변환의 응용분야에 따라 많은 종류의 방식이 연구되어지고 있다. 그 변환방식을 크게 나누어 보면 적분방식과 비교방식이 있는데, 비교방식은 적분 방식에 비해 변환속도가 매우 빠르고 영상처리분야와 같은 고속의 변환속도를 요하는 곳에 쓰인다.Analog-to-digital converters (hereinafter referred to as ADCs) for converting these analog values into digital values have been studied in various ways depending on the application field of A / D conversion. Dividing the conversion method into two categories, there is an integration method and a comparison method. The comparison method is used in a place where a conversion speed is very high compared to the integration method and requires a high conversion speed such as an image processing field.

제1도는 비교기 회로를 이용한 4비트 전병렬 ADC의 블록다이아그램으로서 비교기 회로(10), 우선순위 인코우더 회로(20)로 구성된다. 이 회로의 비교기는 15개의 서로 다른 문턱전압(Vth₁~Vth₁₅)을 가지는 비교기로서 4비트 A/D변환을 행하는데 필요한 우선순위 인코우더 회로의 입력(E1~E15)을 발생시켜준다. 즉, 아날로그 입력 VA가 가해질 경우 VA보다 작은 문턱전압을 가진 모든 비교기의 출력이 논리상태 '1'값을 갖는다. 인코딩 회로의 설계에 있어서 각 비교기의 출력(C1~C15)과, 이 비교기 출력력에 해당하는 우선순위 인코우더 회로의 출력(D0~D3)과의 관계를 부울 대수의 간력화로서 회로화하는 종래의 방식은 ADC의 해상도가 클 수록 더 많은 입력을 가진 게이트를 필요로 한다. 따라서 일반 우선순위 인코우더 회로는 비트수가 커짐에 따라 칩면적의 증가와 이로인한 소비전력의 증가 및 수행속도의 감소등의 문제점이 있다.1 is a block diagram of a 4-bit all-parallel ADC using a comparator circuit, which is composed of a comparator circuit 10 and a priority encoder circuit 20. The comparator of this circuit is a comparator with 15 different threshold voltages Vth ₁ to Vth ₁₅ to generate inputs E1 to E15 of the priority encoder circuit required to perform 4-bit A / D conversion. That is, when an analog input VA is applied, the outputs of all comparators having a threshold voltage smaller than VA have a logic state '1'. In the design of the encoding circuit, the relationship between the outputs of each comparator (C1 to C15) and the outputs (D0 to D3) of the priority encoder circuit corresponding to the comparator output power is circuitized as a boolean number. Conventional schemes require larger gates with more inputs as the ADC's resolution increases. Therefore, as the number of bits increases, the general priority encoder circuit has problems such as an increase in chip area, an increase in power consumption, and a decrease in execution speed.

따라서 본 발명의 목적은 적은 수의 소자를 사용하여 빠른 동작속도를 갖는 우선순위 인코우더를 제공하는데 있다.It is therefore an object of the present invention to provide a priority encoder having a high operating speed using a small number of devices.

상기 목적을 달성하기 위하여 본 발명은 아날로그 신호를 공통으로 입력하여 전병렬 비교하기 위한 2^M-1개의 비교기들의 출력을 우선순위로 인코딩하여 M비트 디지탈 신호를 출력하는 우선순위 인코우더에 있어서, 상기 비교기들의 출력에 연결되는 입력측 뉴런군과, 상기 디지탈 신호의 각 비트에 대응하는 출력측 뉴런군과, 상기 비교기들의 출력값중에서 가장 최상위데이타 선의 입력에 대한 디지탈 신호를 출력하기 위하여 상기 입력측 뉴런군과 상기 출력측 뉴런군과의 사이에 연결된 스냅스군과, 상기 비교기들의 모든 출력값이 논리상태 로우(0)일 때 상기 각 출력측 뉴런의 입력라인에 제1전원전압을 공통적으로 결합하기 위한 바이어스군과, 상기 출력측 뉴런군의 출력을 각각 반전시키기 위한 인버터들을 구비하여서 된 것을 특징으로 한다.In order to achieve the above object, the present invention relates to a priority encoder for outputting M-bit digital signals by encoding the outputs of 2 ^M -1 comparators for common-parallel comparison by inputting analog signals in common. An input side neuron group connected to the outputs of the comparators, an output side neuron group corresponding to each bit of the digital signal, and the input side neuron group and the output side to output a digital signal for the input of the most significant data line among the output values of the comparators A snap group connected to a group of neurons, a bias group for commonly coupling a first power supply voltage to an input line of each output side neuron when all output values of the comparators are logic low (0), and the output side neuron And inverters for inverting the output of the group, respectively.

여기서, 상기 입력측과 출력측 뉴런(neuron)군의 각각은 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 CMOS 인버터 2개로 구성하고, 상기 시냅스( synapse)군의 PMOS 트랜지스터와 NMOS트랜지스터로 구성하며, 상기 바이어스군은 PMOS 트랜지스터로 구성한다.Here, each of the input side and output side neuron groups includes two CMOS inverters each including a PMOS transistor and an NMOS transistor, and a PMOS transistor and an NMOS transistor of the synapse group, and the bias group includes a PMOS transistor. It consists of.

이와 같이 본 발명에서는 신경 회로망 개념을 사용하여 MOS 어레이로 우선순위 인코우더 회로를 구성함으로써 종래 부울 대다수의 간략화로서 회로화하는 방식에 비해 회로 구성이 간략화되고 이에 빠른 동작속도를 갖는다.As described above, in the present invention, a neural network concept is used to construct a priority encoder circuit using a MOS array, thereby simplifying the circuit configuration and having a fast operation speed, as compared with the conventional circuit simplification for the majority of Booleans.

첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.The present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 우선순위 인코우더의 회로도이다.2 is a circuit diagram of a priority encoder according to the present invention.

제2도에서 본 발명에 의한 우선순위 인코우더는 크게 입력을 받아들이는 부분(IB1, IB15)과 출력을 내보내는 부분(OB1~OB4, INT1~INT4), 그리고 입력측과 출력측을 연결하는 부분(SG, BG)으로 구성된다.In FIG. 2, the priority encoder according to the present invention has a large part for accepting an input (IB1, IB15), a part for outputting (OB1 to OB4, INT1 to INT4), and a part for connecting the input side to the output side (SG). , BG).

상기 입력을 받아들이는 부분, 즉 입력측 뉴런군의 아날로그 신호를 공통으로 입력하여 전병렬 비교하기 위한 비교기들의 출력에 대응하는 갯수만큼의 버퍼증폭기들(IB1~IB15)로 이루어지고 이 버퍼증폭기들(IB1~IB15)의 각각은 직렬 연결된 2개의 CMOS 인버터로 구성된다.It consists of the number of buffer amplifiers IB1 to IB15 corresponding to the output of the part which receives the input, that is, the analog signals of the input neuron group in common and performs parallel comparison. Each of IB15) consists of two CMOS inverters connected in series.

상기 출력 내보내는 부분, 즉 출력측 뉴런군은 디지탈적으로 변환된 각 출력비트에 대응하는 갯수만큼의 버퍼증폭기를(OB1~OB4)로 이루어지고, 이 버퍼증폭기들( OB1~OB4)의 각각은 직렬로 연결된 2개의 CMOS인버터로 구성된다. 또한 각 버퍼증폭기(OB1)(OB2)(OB3)(OB4)의 출력을 반전시켜 각 출력단자(D0)(D1)(D2)(D3)에 인가하기 위한 CMOS인버터들(INT1~INT4)을 구비한다. 각 MOS 트랜지스터의 컨덕턴스(conductance)값은 MOS 트랜지스터의 기하학적 형상비(W/L), 즉 채널폭/채널길이의 비로 트랜지스터의 제조공정시 조정되는데, 상기 CMOS 인버터들의 W/L값은 PMOS 트랜지스터가 12㎛/2㎛, NMOS 트랜지스터가 5㎛/2㎛로 설계되어 있다.The output-out part, that is, the output-side neuron group, includes the number of buffer amplifiers OB1 to OB4 corresponding to each of the digitally converted output bits, and each of the buffer amplifiers OB1 to OB4 is connected in series. It consists of two CMOS inverters connected. Also provided with CMOS inverters INT1 to INT4 for inverting the outputs of the respective buffer amplifiers OB1, OB2, OB3, and OB4 and applying them to the respective output terminals D0, D1, D2, and D3. do. The conductance value of each MOS transistor is adjusted in the manufacturing process of the transistor by the geometrical ratio (W / L) of the MOS transistor, that is, the ratio of channel width / channel length. The W / L values of the CMOS inverters are determined by the PMOS transistor. The micrometer / 2 micrometer and the NMOS transistor are designed by 5 micrometer / 2 micrometer.

상기 입력측과 출력을 연결하는 부분은 바이어스군(BG)과, 입·출력측 뉴런군들을 연결하는 시냅스군(SG)으로 이루어진다. 먼저, 상기 출력측 버퍼증폭기( OB1~OB4)의 각 입력라인(L1~L4)에는 상기 입력측 버퍼증폭기들(IB1~IB15)의 모든 입력값이 논리상태 로우(0)일 때 제1전원전압(Vcc)을 공통으로 결합하기 위한 바이어스군의 연결된다. 이 바이어스군(GB)의 각각은 소오스전극에 제1전원전압(Vcc)이 가해지고, 게이트전극에 제2전원전압(그라운드전위)이 공통적으로 가해지며, 드레인전극이 출력측 버퍼증폭기들의 입력라인(L1~L4)에 각각 연결된 PMOS 트랜지스터로 이루어진다. 이 PMOS 트랜지스터의 W/L값은 5㎛/2㎛로 설계되어 있다. 그리고, 상기 입력측 버퍼 증폭기들(IB1~IB15)의 입력이 순차적으로 '1'이 됨에 따라 가장 최상위 데이타선의 입력에 대한 인코딩값을 출력하기 위하여, 이 최상위 데이타선의 입력에 대응한 4비트 2진후 표시의 ″1″에 해당하는 자리 상기 입력측버퍼증폭기들의 출력라인들과 상기 출력측 버퍼증폭기들의 입력라인들의 교차부에는 각기 결합된 NMOS 트랜지스터들을 구비하다. 이 NMOS 트랜지스터는 게이트전국이 입력측 버퍼증폭기들의 출력라인에 연결되고, 트레인전극이 출력측 버퍼증폭기의 입력라인에 연결되며, 소오소전극에 제2전원전압(그라운드 전위)이 가해진다. 이 NMOS 트랜지스터의 W/L값은 모두 2㎛/2㎛로서 1의 웨이트(weight)값을 갖도록 설계 되어 있다. 아울러 상기 NMOS 트랜지스터의 웨이트 값을 상쇄시키기 위하여, 짝수번째 입력측 버퍼증폭기들의 첫번째 인버터의 출력라인들과 상기 출력측버퍼증폭기들의 입력라인들의 교차부에는 각기 결합된 PMOS 트랜지스터들을 구비한다. 이 PMOS 트랜지스터는 게이트전극이 짝수번째 입력측 버퍼증폭기위 첫번째 인버터의 출력라인에 연결되고, 드레인전극이 출력측 버퍼증폭기의 입력라인에 연결되며, 소오스전극에 제1전원전압(Vcc)이 가해진다. 이 PMOS 트랜지스터의 W/L값은, 출력측 버퍼증폭기들의 각 입력라인에 연결된 NMOS 트랜지스터의 웨이트값에 따라, d0(LSB)단이 웨이트가 1인 5㎛/2㎛이고, D1단이 웨이트가 2인 10㎛/2㎛이며, D2단이 웨이트가 4인 20㎛/2㎛로 설계되어 있다.The portion connecting the input side and the output is composed of a bias group BG and a synapse group SG connecting the input / output side neuron groups. First, each input line L1 to L4 of the output side buffer amplifiers OB1 to OB4 has a first power supply voltage Vcc when all input values of the input side buffer amplifiers IB1 to IB15 are logic low (0). ) Are connected to a group of biases for common coupling. In each of the bias groups GB, the first power supply voltage Vcc is applied to the source electrode, the second power supply voltage (ground potential) is applied to the gate electrode in common, and the drain electrode is connected to the input line of the output buffer amplifiers ( PMOS transistors connected to L1 to L4, respectively. The W / L value of this PMOS transistor is designed to be 5 탆 / 2 탆. As the inputs of the input side buffer amplifiers IB1 to IB15 become '1' sequentially, in order to output an encoding value for the input of the most significant data line, a 4-bit binary display corresponding to the input of this most significant data line is displayed. A position corresponding to ″ 1 ″ in the cross section of the output lines of the input side buffer amplifiers and the input lines of the output side buffer amplifiers is provided with NMOS transistors respectively coupled. In this NMOS transistor, the gate station is connected to the output line of the input side buffer amplifiers, the train electrode is connected to the input line of the output side buffer amplifier, and a second power supply voltage (ground potential) is applied to the source electrode. The W / L values of the NMOS transistors are all 2 µm / 2 µm and are designed to have a weight value of 1. In addition, in order to cancel the weight value of the NMOS transistor, PMOS transistors are coupled to the intersections of the output lines of the first inverter of the even-numbered input side buffer amplifiers and the input lines of the output side buffer amplifiers. In this PMOS transistor, the gate electrode is connected to the output line of the first inverter over the even-numbered input side buffer amplifier, the drain electrode is connected to the input line of the output side buffer amplifier, and a first power supply voltage Vcc is applied to the source electrode. The W / L value of this PMOS transistor is 5 μm / 2 μm in which the d0 (LSB) stage has a weight of 1 and the D1 stage has a weight of 2 according to the weight value of the NMOS transistor connected to each input line of the output side buffer amplifiers. Phosphorus is 10 μm / 2 μm, and the D2 stage is designed to be 20 μm / 2 μm with weight 4.

이와같이 구성한 본 발명의 작용 및 효과는 다음과 같다. 먼저, 전자의 이동도는 580(㎤/V-sec)이고, 정공의 이동도는 200(㎤/V-sec)으로 전자 대 정공의 이동도의 비가 약 2.9 : 1이다. 따라서 PMOS 트랜지스터의 W/L값이 5㎛/2㎛, NMOS 트랜지스터의 W/L값이 2㎛/2㎛일 때의 값을 컨덕턴스비가 1이라고 정하였고, PMOS와 NMOS 트랜지스터의 W/L값의 비 즉, 웨이트 값이 동일할 때 출력은 2.5V(제1전원전압(Vcc)이 5V일 경우) 보다 낮은 값이 된다. 제1도에서, 서로다른 문턱전압(Vth₁~Vth₁₅)을 가지는 각 비교기에 아날로그 그 입력전압 VA가 동시에 공급되면, 비교기 회로에서는 VA가 비교기들의 각 문턱전압(Vthi) 보다 큰지 작은지를 비교하여 문턱전압(Vthi)이 아날로그 입력전압(VA) 보다 작은 비교기만 논리상태 하이(1) 출력을 발생한다. 예를들어, Vth₁〈VA〈Vth₃인 아날로그 전압이 입력되면, 첫번째 비교기와 두번째 비교기만 논리상태 ″1″인 출력을 발생하고(C1, C2=1), 나머지 비교기들의 출력은 ″0″이 된다. 이 비교기들의 출력은 제2도에 도시된 우선순위 인코우더의 입력이 되어 E1, E2가 1이며, E3에서 E15는 0이 된다. 따라서 E1과 E2라인에 연결된 NMOS와 PMOS 트랜지스터가 ON되고, LSB(D0)단위 웨이트값은 PMOS가 2, NMOS 1이 되므로, LSB단 뉴런(OB1) 앞의 전압이 2.5V보다 큰 값을 가지게 되어, 뉴런(OB1)을 통과한후 논리상태 ″1″을 가진다. 이 값은 인버터(INT1)를 통과한 뒤 최종적으로 논리 ″0″을 출력으로 내게된다. 또한 D1단의 웨이트 값은 PMOS가 1, NMOS가 1이 되어, 앞에서 기술한 바와 같이 웨이트값이 동일하므로, D1단 뉴런(OB2)의 입력전압이 2.5V보다 낮은 값을 가지게 되며, 뉴런(OB2)을 통과한후 논리상태 ″0″을 가진다. 이 값은 최종적으로 인버터(INT2)를 거쳐서 논리 ″1″을 출력으로 내게 된다. 또한 D2과 MSB(D3)단은 바이어스군의 PMOS에 의해 논리 ″0″을 최종 출력으로 내게 된다. 따라서 이와 같은 경우 우선순위 인코우더의 디지탈 출력은 D3 D2 D1 D0=0 0 1 0가 된다. 이와 같은 원리로 제2도의 회로도에 도시한 우선순위 인코우더 회로의 입·출력 관계를 정리하면 아래 〈표 1〉과 같다.The operation and effects of the present invention configured as described above are as follows. First, the electron mobility is 580 (cm 3 / V-sec), and the hole mobility is 200 (cm 3 / V-sec), and the ratio of electron to hole mobility is about 2.9: 1. Therefore, the conductance ratio was set to 1 when the W / L value of the PMOS transistor was 5 μm / 2 μm and the W / L value of the NMOS transistor was 2 μm / 2 μm. In other words, when the weight values are the same, the output becomes lower than 2.5V (when the first power supply voltage Vcc is 5V). In FIG. 1, when analog input voltage VA is simultaneously supplied to each comparator having different threshold voltages Vth ₁ to Vth ₁₅ , the comparator circuit compares whether VA is greater than or less than each threshold voltage Vthi of the comparators. Only the comparator whose threshold voltage Vthi is smaller than the analog input voltage VA produces a logic state high (1) output. For example, when an analog voltage with Vth ₁ < VA < Vth ₃ is input, only the first comparator and the second comparator generate an output with logic state ″ 1 ″ (C1, C2 = 1), and the outputs of the remaining comparators are ″ 0 ″. Becomes The outputs of these comparators become the inputs of the priority encoder shown in FIG. 2 so that E1 and E2 are 1 and E3 to E15 are 0. Therefore, the NMOS and PMOS transistors connected to the E1 and E2 lines are turned on, and the weight value of the LSB (D0) unit becomes PMOS of 2 and NMOS 1. Therefore, the voltage in front of the LSB terminal neuron (OB1) has a value greater than 2.5V. After passing through the neuron OB1, it has a logic state of ″ 1 ″. This value passes through inverter INT1 and finally outputs a logic ″ 0 ″ to the output. In addition, since the weight value of the D1 stage has a PMOS of 1 and an NMOS of 1, and the weight values are the same as described above, the input voltage of the D1 stage neuron OB2 has a value lower than 2.5 V, and the neuron OB2. ), Then it has a logical state of ″ 0 ″. This value is finally output via logic ″ 1 ″ via inverter INT2. In addition, the D2 and MSB (D3) stages output logic ″ 0 ″ as the final output by the PMOS of the bias group. Therefore, in this case, the digital output of the priority encoder is D3 D2 D1 D0 = 0 0 1 0. Based on this principle, the input / output relations of the priority encoder circuit shown in the circuit diagram of FIG. 2 are summarized as in Table 1 below.

[표 1]TABLE 1

이상과 같이 본 발명에서는 우선순위 인코우더를 신경회로망 개념을 사용하여 MOS어레이로 구현함으로써, 종래의 디지탈 회로들 보다 적은 수의 소자를 사용하여 빠른 동작속도를 얻을 수 있다.As described above, in the present invention, by implementing the priority encoder as a MOS array using a neural network concept, a faster operation speed can be obtained by using fewer elements than conventional digital circuits.

Claims

A priority encoder which encodes the outputs of 2 ^M -1 comparators for common parallel input and compares them in parallel and outputs them as M-bit digital signals, wherein the pressure-side neurons are connected to the outputs of the comparators. Group; An output-side neuron group corresponding to each bit of the digital signal; A snap group for connecting the input side neuron group and the output side neuron group to output a digital signal for the input of the highest data line among the output values of the comparators; A bias group for commonly coupling a first power supply voltage to an input line of each output side neuron when all output values of the comparators are at a logic state low (0); And inverters for inverting the output of the output neuron group, respectively.

The priority encoder according to claim 1, wherein each of the input and output side neurons is composed of two CMOS inverters connected in series.

The method of claim 1, wherein each of the bias synapses includes a PMOS transistor having a first power supply voltage applied to a source electrode, a second power supply voltage applied to a gate electrode in common, and a drain electrode connected to an input line of an output neuron group. Priority encoder.

The method according to claim 3, wherein the synapse group has a 4-bit 2 corresponding to the input of the most significant data line to output an encoding value for the input of the most significant data line as the input of the input neuron group becomes '1' sequentially. A gate electrode is connected to the output line, a drain electrode is connected to the input line, at an intersection of the output lines of the input side neuron group and the input lines of the output side neuron group corresponding to ″ 1 ″ in the decimal display; NMOS transistors to which a second power supply voltage is applied to the source electrode; In order to cancel the weight value of the NMOS transistors, a gate electrode is connected to the output line of the first inverter at the intersection of the output lines of the first inverter of the even-numbered input-side neurons and the input lines of the output-side neuron group, and the drain electrode And a PMOS transistor connected to an input line of an output neuron group and having a first power supply voltage applied to a source electrode.

The conductance value (W / L) of the NMOS transistor is 2 μm / 2 μm, and the conductance value (W / L) of the PMOS transistor is 5 μm / 2 μm at the bias and LSB stages, and D1. A priority encoder, characterized in that the stage is designated 10 µm / 2 µm and the D2 stage is 20 µm / 2 µm.