KR950005461Y1 - Internal voltage generating circuit - Google Patents

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KR950005461Y1 KR2019890017103U KR890017103U KR950005461Y1 KR 950005461 Y1 KR950005461 Y1 KR 950005461Y1 KR 2019890017103 U KR2019890017103 U KR 2019890017103U KR 890017103 U KR890017103 U KR 890017103U KR 950005461 Y1 KR950005461 Y1 KR 950005461Y1
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Abstract

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Description

내부전압 발생회로Internal voltage generation circuit

제 1 도는 종래의 회로도.1 is a conventional circuit diagram.

제 2 도는 본 고안의 회로도.2 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A : 기준전압 발생부 B : 전압조절부A: reference voltage generator B: voltage controller

C : 증폭부 D : 출력부C: Amplifier D: Output

P1∼P10: 피모스 트랜지스터 N1∼N7: 엔모스 트랜지스터P 1 to P 10 : PMOS transistor N 1 to N 7 : NMOS transistor

R1∼R3: 저항 D0: 콘덴서R 1 to R 3 : resistance D 0 : condenser

VI : 내부전압VI: Internal voltage

본 고안은 내부전압 발생회로에 관한 것으로 특히 외부 전압이 변하여도 일정한 내부전압을 갖고, 전압강하 보상시간 지연이 짧도록 한 내부전압 발생회로에 관한 것이다.The present invention relates to an internal voltage generation circuit, and more particularly, to an internal voltage generation circuit having a constant internal voltage even with an external voltage change and having a short voltage drop compensation time delay.

종래의 기술 구성은 제 1 도에 도시된 바와 같이 각 차동증폭부(나)(다)에서 전원 전압(Vcc1)(Vcc2)은 피모스(PMOS) 트랜지스터(P1)(P2)를 거쳐 엔모스(NMO) 트랜지스터(N1, N3)에 연결되고, 상기 피모스 트랜지스터(P1, P2)의 게이트단은 서로 접속된 후 엔모스 트랜지스터(N1)와 피모스 트랜지스터(P1)의 접속점에 연결되고, 직렬 접속된 엔모스 트랜지스터(N1, N2)(N3, N4)에서 엔모스 트랜지스터(N1, N2, N4)의 게이트단에는 기준전압(Vref1∼Vref3)이 인가되고, 차동 증폭부(나)에서 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N3)의 접속점(C)은 증폭부(다)에서 엔모스 트랜지스터(N3)의 게이트에 연결되고, 차동증폭부(다)에서 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N3)의 접속점은 출력부(가)에서 피모스 트랜지스터(P3)의 게이트단에 연결되고, 전원전압(Vcc3)이 인가된 상기 피모스 트랜지스터(P3)의 게이트단에 연결되고, 전원전압(Vcc3)이 인가된 상기 피모스 트랜지스터(P3)는 내부전압(VI) 출력단과 접지된 콘덴서(C0)에 연결됨과 동시에 저항(R1)은 저항(R2)을 거쳐 접지됨과 동시에 증폭부(나)에서 엔모스 트랜지스터(N3)의 게이트에 연결되며, 이때 내부전압 발생점(a)에는 큰 부하가 인가되므로 출력부(가)에 구동력을 크게 하기 위하여 피모스 트랜지스터(P3)의 크기를 크게 하고, 차동 증폭부(다)도 피모스 트랜지스터(P3)의 크기를 크게하고 차동 증폭부(다)도 피모스 트랜지스터(P3)를 빨리 구동시키기 위하여 큰 트랜지스터들로 구성하여 구동력을 크게 하며, 출력부(가)에 2개의 저항(R1, R2)을 연결하여 출력단자의 전압변화를 증폭부(나)(다)에 전달한다. 이와 같이 종래 기술 구성의 동작상태를 첨부된 도면에 따라 설명하면, 제 1 도에서 외부전원(5V)을 공급하면 필요한 내부전압(3.3V)(VI)으로 조정된 전압이 피모스 트랜지스터(P3)와 저항(R1, R2)에 의해 내부전압 발생부(a)에 나타난다.In the prior art configuration, as shown in FIG. 1, the power supply voltages Vcc 1 and Vcc 2 in each differential amplification unit B are connected to PMOS transistors P 1 and P 2 . NMOS transistors N 1 and N 3 are connected to each other, and gate terminals of the PMOS transistors P 1 and P 2 are connected to each other, and the NMOS transistor N 1 and the PMOS transistor P are connected to each other. 1 ) and a reference voltage Vref at the gate terminal of the NMOS transistors N 1 , N 2 and N 4 from the NMOS transistors N 1 and N 2 (N 3 and N 4 ) connected in series. 1 ~Vref 3) is applied, the differential PMOS transistors in the amplifier section (B) (P 2) and yen connection point of MOS transistors (N 3) (C) are in yen amplifier section (C) MOS transistor (N 3) and the connection to the gate, open to the differential amplifier section (c) the gate terminal of the PMOS transistor (P 2) and the NMOS transistor (N 3), the connection point is PMOS transistor (P 3) at the output (a) in And, a power supply voltage (Vcc 3) is applied to said PMOS transistor (P 3) connected to the gate terminal and the power supply voltage (Vcc 3) is applied to said PMOS transistor (P 3) of the internal voltage (VI) output and a ground connected to the capacitor (C 0) and at the same time, the resistance (R 1) is connected to the gate of the soon as the ground via a resistance (R 2) at the same time the amplifying part (b) NMOS transistor (N 3) in, where the internal voltage Since a large load is applied to the generation point (a), the size of the PMOS transistor P 3 is increased in order to increase the driving force to the output unit a, and the differential amplification unit C is also used for the PMOS transistor P 3 . In order to increase the size and the differential amplification part (C) to drive the PMOS transistor P 3 quickly, it is composed of large transistors to increase the driving force, and the output part A has two resistors (R 1 , R 2 ). Connect to transfer the voltage change of output terminal to amplifier (b) (c). As described above will be described according to the accompanying drawings, the operating state of the prior art configuration, the first even if the external power supply (5V), the adjusted voltage to the internal voltage (3.3V) (VI) in the required blood MOS transistor (P 3 ) And the resistors R 1 and R 2 appear in the internal voltage generator a.

이때 부하가 출력부(가)에 인가되어 a점 전압이 낮아지면 두개의 저항 사이에 위치한 b점의 전압이 낮아지고, 이에 따라 증폭부(나)의 C점 전압이 증폭되어 증폭부(다)에 인가되면 C점 전압은 5점 전압강하가 증폭되어 나타나 출력부(가)의 피모스 트랜지스터(P3)게이트에 인가되며, 상기 피모스 트랜지스터(P3) 게이트에 인가되며, 상기 피모스 트랜지스터(P3)의 게이트에 인가된 전압에 의해 피모스 트랜지스터(P3)에는 많은 전류가 흘러 출력단의 전압강하를 보상한다.At this time, if the load is applied to the output part (a) and the point a voltage is lowered, the voltage of the point b located between the two resistors is lowered. When applied to the C point voltage, the 5 point voltage drop is amplified and applied to the PMOS transistor P 3 gate of the output unit A, and applied to the PMOS transistor P 3 gate. (P 3) by a PMOS transistor, the voltage applied to the gate of the (P 3) has a large current flows to compensate for the voltage drop across the output stage.

그러나 이와 같은 종래의 기술 구성에 있어서는 외부전압 전압이 변하게 되면 내부전압 발생부에서 발생한 내부전압(VI)은 변하게 됨은 물론 발생된 내부전압이 부하에 의하여 강하하면 저항(R1, R2)과 콘덴서(C0)에 의한 시정수만큼 지연후 b점에 나타나고 다시 증폭부(나)(다)에서 증폭되어 피모스 트랜지스터(P3)의 게이트에 인가되므로 출력부(가)의 전압강하 보상 시간이 길어지는 문제점이 있다.However, in the conventional technical configuration, when the external voltage changes, the internal voltage VI generated by the internal voltage generator is changed, and when the generated internal voltage drops by the load, the resistors R 1 and R 2 and the capacitor After delay by the time constant by (C 0 ), it appears at point b and is amplified by the amplification unit (b) ( c ) and applied to the gate of the PMOS transistor P 3 , so that the voltage drop compensation time of the output unit is There is a problem that becomes longer.

이에 따라 상기한 문제점을 개선시킨 본 고안에 따른 내부전압 발생회로의 기술구성을 첨부된 도면에 따라 상세히 설명하면 다음과 같다.Accordingly, the technical configuration of the internal voltage generation circuit according to the present invention to improve the above problems will be described in detail with reference to the accompanying drawings.

제 2 도에서, 외부전압 변동에 관계없이 일정한 전압을 발생시키는 기준전압 발생부(A)와, 상기 기준전압 발생부(A)로부터 기준전압을 인가받아 내부전압(VI)을 발생하여 출력하는 전압조절부(B)와, 상기 기준전압 발생부(A)와 상기 전압 조절부(B)로부터 전압을 인가받고, 하기 출력부(D)로부터 인가되는 내부전압(VI)의 변동을 증폭하여 출력부(D)로 인가하는 증폭부(C)와, 상기 증폭부(C)로부터 전압을 인가받아 외부 부하로부터의 전압 강하를 지연시간 없이 보상하여 일정한 내부전압(VI)을 출력하는 출럭부(D)로 이루어지며, 상기 기준 전압 발생부(A)는 외부전압(Vcc1)을 병렬 연결된 두 피모스 트랜지스터(P1, P4)가 인가받아 각각 하나 이상의 다이오드 연결된 피모스 트랜지스터(P2, P3, P5)를 거쳐 접지되며, 피모스 트랜지스터(P4)(P5) 사이의 접속점(e)으로 상기 전압 조절부(B)로 출력하고, 상기 전압조절부(B)는 외부전압(Vcc2)(Vcc3)이, 차동증폭기를 구성하며 서로 게이트 접속된 피모스 트랜지스터(P6)(P7)에 인가되어 각각 엔모스 트랜지스터(N1)(N2)를 거쳐, 전류원인 엔모스 트랜지스터(N3)를 통하여 접지되고, 상기 차동증폭기의 엔모스 트랜지스터(N1)과, 전류원인 엔모스 트랜지스터(N3)의 게이트에 상기 기준전압 발생부(A)에서 발생된 일정한 전압이 인가되며, 외부전압(Vcc4)이 상기 전압분할부를 구성하는 피모스 트랜지스터(P8)에 인가되어, 복수개의 저항(Ra, R2) 거쳐 접지되며, 상기 피모스 트랜지스터(P8)의 게이트는 상기 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N1) 사이의 접속점(f)에 연결되고, 상기 저항(R1)(R2) 사이의 접속점(h)은 상기 차동증폭기의 엔모스 트랜지스터(N2)의 게이트에 접속되고, 상기 피모스 트랜지스터(P8)와 저항(R1)사이의 접속점(g)은 상기 증폭부(C)로 출력되며, 상기 증폭기(C)는 외부전압(Vcc5)(Vcc6)이, 차동증폭기를 구성하며 서로 게이트 접속점 피모스 트랜지스터(P9)(P10)에 인가 되어 각각 엔모스 트랜지스터(N4)(N5)를 거쳐, 전류원인 엔모스 트랜지스터(N6)를 통하여 접지되고, 상기 차동증폭기의 전류원인 엔모스 트랜지스터(N6)의 게이트에 상기 기준전압 발생부(A)에서 발생된 일정한 전압이 인가되며, 상기 피모스 트랜지스터(P10)과 상기 엔모스 트랜지스터(N5)사이의 접속점(i)으로부터 상기 출력부(D)로 출력되고, 상기 출력부(D)는 엔모스 트랜지스터(N7)과 서로 병렬 접속된 저항(R3)과 콘덴서(C0)으로 구성되어 내부전압 출력단(VI)에 연결되며, 상기 엔모스 트랜지스터(N7)와 상기 저항(R3) 사이의 접속점(j)은 상기 증폭부(C)의 엔모스 트랜지스터(N5)의 게이트에 접속되도록 구성된다.2, a reference voltage generator A for generating a constant voltage regardless of external voltage fluctuation, and a voltage for generating and outputting an internal voltage VI by receiving a reference voltage from the reference voltage generator A. FIG. The controller receives the voltage from the controller B, the reference voltage generator A, and the voltage controller B, amplifies the variation of the internal voltage VI applied from the output unit D, and then outputs the output unit. An amplifier C for applying the voltage to the amplifier D, and an output unit D for outputting a constant internal voltage VI by applying a voltage from the amplifier C to compensate for the voltage drop from an external load without a delay time; The reference voltage generator A receives two PMOS transistors P 1 and P 4 connected in parallel with an external voltage Vcc 1 , and each of the PMOS transistors P 2 and P 3 is connected to one or more diodes. , the connection point is grounded via between the P 5), PMOS transistor (P 4) (P 5) (e ) To the output of a voltage control unit (B), and the voltage adjusting unit (B) is an external voltage (Vcc 2) (Vcc 3) This constitutes a differential amplifier, a PMOS transistor (P 6 connected to one another gate) ( P 7 ), respectively, is grounded through an NMOS transistor N 1 (N 2 ), and is grounded through an NMOS transistor N 3 as a current source, and an NMOS transistor N 1 of the differential amplifier and a current source. A constant voltage generated by the reference voltage generator A is applied to the gate of the NMOS transistor N 3 , and an external voltage Vcc 4 is applied to the PMOS transistor P 8 constituting the voltage divider. And grounded via a plurality of resistors Ra and R 2 , and the gate of the PMOS transistor P 8 is connected to the connection point f between the PMOS transistor P 6 and the NMOS transistor N 1 . The connection point h between the resistors R 1 and R 2 is connected to the NMOS transistor N of the differential amplifier. 2 ), a connection point g between the PMOS transistor P 8 and the resistor R 1 is output to the amplifier C, and the amplifier C is connected to an external voltage Vcc 5. (Vcc 6 ) constitutes a differential amplifier and is applied to the gate connection point PMOS transistor P 9 (P 10 ) with each other through the NMOS transistor N 4 and N 5, respectively. N 6 ) is applied to the gate of the NMOS transistor N 6 , which is a current source of the differential amplifier, and a constant voltage generated by the reference voltage generator A is applied to the PMOS transistor P 10 . The output unit D is output from the connection point i between the NMOS transistor N 5 , and the output unit D is connected to a resistor R 3 connected in parallel with the NMOS transistor N 7 . It is composed of a capacitor (C 0 ) is connected to the internal voltage output terminal (VI), the NMOS transistor (N 7 ) and the The connection point j between the resistors R 3 is configured to be connected to the gate of the NMOS transistor N 5 of the amplifier C.

이때, 각 외부전압(Vcc1-Vcc7)은 동일한 전압으로 통상 5V를 인가한다.At this time, each external voltage (Vcc 1- Vcc 7 ) is applied to the same voltage 5V normally.

기준전압 발생부(A)와 전압조절부(B), 증폭부(C) 및 출력부(D)로 대별되며 상기한 기술구성의 동작상태 및 작용, 효과를 첨부된 도면에 따라 설명하면 다음과 같다.Reference voltage generator (A), voltage regulator (B), amplifier (C) and output unit (D) is roughly divided into the operation state, operation, and effect of the above-described technical configuration according to the accompanying drawings same.

제 2 도에서 기준전압 발생부(A)로부터 1차 기준전압(1.5V-2V)이 발생(C)한다.In FIG. 2, the primary reference voltage (1.5V-2V) is generated from the reference voltage generator A (C).

이때 1차 기준전압은 외부전압이 변하여도 일정한 전압을 갖도록 피모스 트랜지스터(P, P2)는 W/L(CHANNEL)의 WIDTH LENGTH을 크게하고, 피모스 트랜지스터(P3-P5)는 상대적으로 길이(LENGTH)를 크게 한다.At this time, the PMOS transistors P and P 2 increase the WIDTH LENGTH of the W / L (CHANNEL) and the PMOS transistors P 3 -P 5 so that the primary reference voltage has a constant voltage even when the external voltage changes. Increase the length (LENGTH) with.

이와같은 기준전압 발생부(A)에서 출력되는 전압(e)은 전압조절부(B)와 증폭부(C)의 전류원에 해당하는 트랜지스터(N3)와 (N6)의 게이트에 인가되어 외부전압의 변동에 관계없이 일정한 게이트-소오스 전압을 갖게 되므로 항상 일정한 전류가 흐르게 되어 전압조절부(B) 출력단자인 g점에 항상 일정한 전압(3.3V)이 나타나고, 이 전압이 차동증폭부(C)의 하나의 입력이 되어 엔모스 트랜지스터(N4)게이트에 인가되고, 내부전압 출력인 j점의 전압이 상기 차등 증폭부(C)의 다른 하나의 입력으로 작용한다.The voltage e output from the reference voltage generator A is applied to the gates of the transistors N 3 and N 6 corresponding to the current sources of the voltage adjusting unit B and the amplifier C. Regardless of the voltage variation, it has a constant gate-source voltage, so that a constant current flows at all times, and a constant voltage (3.3V) appears at the point g of the voltage control unit (B) output terminal, and this voltage is the differential amplifier (C). ) Is applied to the gate of the NMOS transistor N 4 , and the voltage at the point j, which is an internal voltage output, serves as the other input of the differential amplifier C.

이때 부하가 출력부(D)에 인가되어 j점의 전압이 강하되면 i점의 전압이 높아지게 되어 구동소자인 엔모스 트랜지스터(N7)를 통하여 많은 전류가 일시에 흐르게 되어 전압강하를 보상한다.At this time, when the load is applied to the output unit D and the voltage at point j drops, the voltage at point i becomes high, and a large amount of current flows through the NMOS transistor N 7 , which is a driving element, to compensate for the voltage drop.

이와 같이 본 고안에 따른 내부전압 발생회로는 내부전압(VI) 강하가 직접 차동 증폭부(C)의 입력으로 작용하므로 콘덴서(C0)와 저항(R3)에 의한 지연없이 다른 동작을 하게 됨은 물론 외부 전압 전압의 변동에 관계없이 일정한 내부전압(VI)을 얻을 수 있는 효과를 갖게 된다.As described above, in the internal voltage generator circuit according to the present invention, since the internal voltage VI falls directly as an input of the differential amplifier C, different operations are performed without a delay caused by the capacitor C 0 and the resistor R 3 . Of course, there is an effect that can obtain a constant internal voltage (VI) regardless of the variation of the external voltage voltage.

Claims (1)

내부전압 발생회로에 있어서, 외부전압 변동에 관계없이 일정한 전압을 발생시키는 기준전압 발생부(A)와, 상기 기준전압 발생부(A)로부터 기준전압을 인가받아 내부전압(VI)을 발생하여 출력하는 전압조절부(B)와, 상기 기준전압 발생부(A)와 상기 전압조절부(B)로부터 전압을 인가받고, 하기 출력부(D)로부터 인가되는 내부전압(VI)의 변동을 증폭하여 출력부(D)로 인가하는 증폭부(C)와 상기 증폭부(C)로부터 전압을 인가받아 외부 부하로부터의 전압 강하를 지연시간 없이 보상하여 일정한 내부전압(VI)을 출력하는 출력부(D)로 이루어지며, 상기 전압조절부(B)는 외부전압(Vcc2)(Vcc3)이, 차동증폭기를 구성하며 서로 게이트 접속된 피모스 트랜지스터(P6)(P7)에 인가되어 각각 엔모스 트랜지스터(N1)(N2)를 거쳐, 전류원인 엔모스 트랜지스터(N3)를 통하여 접지되고, 상기 차동증폭기의 엔모스 트랜지스터(N1)과, 전류원인 엔모스 트랜지스터(N3)의 게이트에 상기 기준전압 발생부(A)에서 발생된 일정한 전압이 인가되며, 외부전압(Vcc4)이 상기 전압분할부를 구성하는 피모스 트랜지스터(P8)에 인가되어, 복수개의 저항(R1, R2) 거쳐 접지되며, 상기 피모스 트랜지스터(P8)의 게이트는 상기 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N1) 사이의 접속점(f)에 연결되고, 상기 저항(R1)(R2) 사이의 접속점(h)은 상기 차동증폭기의 엔모스 트랜지스터(N2)의 게이트에 접속되고, 상기 피모스 트랜지스터(P8)와 저항(R1) 사이의 접속점(g)은 상기 증폭부(C)로 출력되며, 상기 증폭기(C)는 외부전압(Vcc5)(Vcc6)이, 차동증폭기를 구성하며 서로 게이트 접속점 피모스 트랜지스터(P9)(P10)에 인가되어 각각 엔모스 트랜지스터(N4)(N5)를 거쳐, 전류원인 엔모스 트랜지스터(N6)를 통하여 접지되고, 상기 차동증폭기의 전류원인 엔모스 트랜지스터(N6)의 게이트에 상기 기준전압 발생부(A)에서 발생된 일정한 전압이 인가되며, 상기 피모스 트랜지스터(P10)과 상기 엔모스 트랜지스터(N5) 사이의 접속점(i)으로부터 상기 출력부(D)로 출력되고, 상기 출력부(D)는 엔모스 트랜지스터(N7)과 서로 병렬 접속된 저항(R3)과 콘덴서(C0)으로 구성되어 내부전압 출력단(VI)에 연결되며, 상기 엔모스 트랜지스터(N7)와 상기 저항(R3) 사이의 접속점(j)은 상기 증폭부(C)의 엔모스 트랜지스터(N5)의 게이트에 접속되도록 구성된 것을 특징으로 하는 내부전압 발생회로.In the internal voltage generation circuit, a reference voltage generator (A) that generates a constant voltage regardless of external voltage fluctuation, and receives the reference voltage from the reference voltage generator (A) to generate an internal voltage (VI) and output Voltage is applied from the voltage adjusting unit (B), the reference voltage generating unit (A) and the voltage adjusting unit (B), and amplifies the variation of the internal voltage (VI) applied from the following output unit (D). An output unit D for outputting a constant internal voltage VI by compensating a voltage drop from an external load without a delay time by receiving a voltage from the amplifier C and the amplifier C applied to the output unit D. The voltage adjusting unit (B) is an external voltage (Vcc 2 ) (Vcc 3 ) is applied to the PMOS transistor (P 6 ) (P 7 ) which is connected to each other and constitutes a differential amplifier, each of the yen Through MOS transistor N 1 and N 2 , through NMOS transistor N 3 as a current source A constant voltage generated by the reference voltage generator A is applied to the NMOS transistor N 1 of the differential amplifier and the gate of the NMOS transistor N 3 , which is a current source, and an external voltage Vcc 4. ) Is applied to the PMOS transistor P 8 constituting the voltage divider, and is grounded through a plurality of resistors R 1 and R 2 , and a gate of the PMOS transistor P 8 is connected to the PMOS transistor P 8 . P 6 ) and the connection point f between the NMOS transistor N 1 , and the connection point h between the resistors R 1 and R 2 is connected to the NMOS transistor N 2 of the differential amplifier. A connection point g between the PMOS transistor P 8 and the resistor R 1 is output to the amplifier C, and the amplifier C is connected to an external voltage Vcc 5 (Vcc). 6), it is applied to the configuration and the connection point surrogate PMOS transistor, a differential amplifier (P 9) (P 10), each NMOS Transistor (N 4) (N 5) a through, electric current causes NMOS transistor (N 6) is grounded through, a current caused yen of the differential amplifier MOS transistor (N 6) gate portions (A to the reference voltage, the generation of A constant voltage generated by the N s is applied, and is output from the connection point i between the PMOS transistor P 10 and the NMOS transistor N 5 to the output unit D, and the output unit D The NMOS transistor N 7 and a resistor R 3 and a capacitor C 0 connected in parallel with each other are connected to an internal voltage output terminal VI, and the NMOS transistor N 7 and the resistor R are connected to each other. 3 ) an internal voltage generation circuit, characterized in that the connection point (j) is connected to the gate of the NMOS transistor (N 5 ) of the amplifier (C).
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