KR950004645B1 - 병렬 부분상관기를 이용한 초기동기 장치 - Google Patents

Abstract

내용 없음.

Description

병렬 부분상관기를 이용한 초기동기 장치

제1도는 일반적인 스텝 시리얼(stepped serial)초기동기장치의 구성도,

제2도는 병렬 부분상관기를 이용한 초기동기장치의 구성도,

제3도는 병렬 부분상관기의 구성도,

제4도는 입력 SNR과 부분상관기의 길이에 따른 분별지수

* 도면의 주요부분에 대한 부호의 설명

11 : 직렬 상관기 12 : 대역통과 여파기

13 : 자승 검파기 14 : 저분기

15 : 비교기 16 : PN코드 발생기

17 : 클럭원 18 : 초기동기 제어기

21 : 병렬 부분상관기 22 : 대역통과 여파기

23 : 적분기 24 : 비교기

25 : 초기동기 제어기 31 : 입력쉬프트 레지스터

32 : Modular 2 adder 33 : 합산기

34 : PN 코드 저장부

본 발명은 송신측의 정확한 동기를 요구하는 디지틀 확산대역 통신 시스템에서 동기목적으로 많이 사용되는 상관판(Correlator)의 복잡성과 동기에 소요되는 시간을 줄이는 병렬 부분상관기(Parallel Partial Correlator)를 이용한 초기동기 장치에 관한 것이다.

디지틀 통신시스템의 상관기를 이용한 동기장치는 조로 의사랜덤잡음(PN:Pseudo-random Noise)코드의 자기상관함수특성을 이용한다. PN코드는 쉬프트 레지스터(Shift Register)를 사용하여 발생하여 쉬프트 레지스터가 neks 일 때 발생된 PN코드의 주기는 L=2ⁿ-1이 되고 ***극성 신호에서 동기가 맞았을 때 상관기 출력은 2ⁿ-1, 동기가 맞지 않았을때의 상관기 출력은 -1이 된다. 그리고 실제 동신환경에서 동기신호에 I비트만큼 오류가 발생하면 상관출력은 동기가 맞았을 때 2ⁿ-1(2*1)가 되고 동기가 맞지 않았을 때의 상관기출력 최대값은 -1보다 큰값을 가지게 된다.

본 발명은 수신기의 초기 동기획득에 필요한 하드웨어와 초기 동기획득에 필요한 시간을 줄이는데 그 목적이 있다. 즉 수신측의 동기를 잡기 위한 상관기의 길이를 PN 코드의 주기 L로 하지 않고 동기에 적합한 부분 상관을 취하므로써 수신기의 하드웨어 복잡성과 동기에 적합한 부분 상관을 취하므로써 수신기의 하드웨어 복잡성과 동기에 필요한 시간을 부분 상관을 취하므로써 수신기의 하드웨어 복잡성과 동기에 필요한 시간을 줄일 수 있다.

그리고 수신측은 송신측에서 데이터의 확산에 사용한 PN코드를 알고 있으므로 별도의 PN코드 발생기를 갖지 않고 수신된 PN코드만을 이용하여 동기를 획득하는 방법이다. 이때 부분 상관기의 길이 K(n≤K<L, n=쉬프트레지스터의 단수, L=PN코드의 주기)는 동기오판 확률을 동시에 줄일 수 있도록 신중히 결정되어야 한다. 즉 통신환경에서 비트오류가 발생하더라도 동기가 맞았을 때의 부분 상관기 출력값(S_bax)은 동기가 맞지 않았을때의 부분 상관기 출력값중의 최대값(a_max)보닺 어느 정도 이상 커야 한다. 이때 S_max와 a_max값의 차이를 얼마로 할 것인가는 통신환경에 따라서 적절히 결정하여야 한다.

종래의 동기장치에서는 PN코드의 주기를 길게함으로써 통신의 비화도를 높였으나 이러한 시스템에서는 동기장치의 설계에서 PN코드발생기가 하드웨어적으로 복잡하여지고 초기 동기 획득에 소요되는 시간이 길어지는 등의 문제점이 발생하게 된다. 그러므로 짧은 동기 시간이 요구되는 예를 들면 반이중(half duplex)방식의 무전기에서 매통화시마다 동기를 새로 잡아야하는 경우에는 초기 동기획득에 소요되는 시간은 중요한 변수가 된다.

따라서, 상기 종래의 방식에 의한 문제점을 해결하기 위해 안출된 본 발명은, 통신의 비화도를 높이면서 수신기 동기장치가 하드웨어적으로 간단하고, 초기 동기 획득에 소요되는 시간을 줄일 수 있는 부분 상관기(Partial Correlator)를 이용한 초기 동기장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 수신신호를 입력받아 PN코드와 병렬상관 처리항쳐 출력하는 병렬 부분 상관기와, 상기 병렬 부분 상과기의 출력에 대해 고주파 성분을 제거하는 저역필터와, 상기 저역 필터의 출력을 저분처리하는 적분기와, 상기 적분기의 출력과 임계값과 비교하여 비교 결과신호를 출력하는 비교기와, 상기 비교기의 출력을 입력받아 상기 적분기의 출력이 임계값보다 큰 경우로 판단되며 초기동기 확인신호를 출력하는 동기 제어기를 구비한 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 종래의 스탭시리얼(Stpped serial)동기 장치의 구성도로서, 도면의 11은 직렬 상관기, 12는 대역 통과필터, 13은 자승검파기, 14는 적분기, 15는 비교기, 16은 PN 발생기, 17은 클럭원, 18은 동기 제어기를 나타낸다.

제1도에서는 수신된 신호 S(t)는 PN코드 발생기(16)에서 발생된 PN코드와 함께 곱해져서 저두파 여파기(12)를 거쳐 고주파 성분을 제거한 후 변조된 데이터에 의한 영향을 무시할 수 있도록 다시 그 값을 차승 검파기(13)로 제곱하여 엔빌로프(envelope)을 구하고 비교기(15)에서 임계치 V(ref)와 비교하여 그 값이 임계치보다 크면, 송신신호와 수신 신호와의 시간차가 1chip 이내에 들어온 것으로 판단하여 동기 제어 기(18)에서 초기동기 확인신호를 보낸후 초기동기에 필요한 시간이 증가하고 하드웨어가 복잡해지게 된다.

제2도는 본 발명에 따른 병렬 부분 상관기를 이용한 초기동기 장치로서, 도면에서 21은 병렬 부분 상관기, 22는 대역통여파기, 23은 적분기, 24는 비교기, 25는 초기동기 제어기를 나타낸다.

제3도는 병렬 부분 상관기를 나타낸다. 도면에서 31은 입력쉬프트레지스터, 32는 모듈과 그 가산기, 33은 합산기, 34는 PN코드 저장부를 나타낸다.

제2도에서 수신신호 S(t)는 병렬 부분 상관기(21)에서 수신기가 가지고 있는 PN코드와 병렬 부분상관을 거친후, 저주파 여파기(22)를 거쳐 고주파성분을 제거한후 적분기(23)을 통해 적분(합)하고, 비교기(24)에서 입계치와 비교하여 그 값이 임계치보다 크면, 송신신호와 수신신호와의 차기가 1CHIP이내에 들어온 것으로 판단하여 동기 제어기(25)가 초기동기 확인신호를 보낸 후 초기동기과정을 마치고 동기 추적 과정으로 들어 간다.

제3도에 도시한 바와 같이 병렬 부분상관기는 PN코드를 병렬로 발생하는 발생기(34)와, 수신신호를 쉬프트 시켜 저장한 후 병렬로 출력하는 쉬프트레지스터(31)와, 상기 쉬프트레지스터(31)의 출력과 PN코드 발생기(34)의 출력을 일대일로 가산하여 출력하는 다수의 모듈과 그 가산기(32)와, 상기 모듈과 그 가산기(32)의 출력을 합산하는 합산기(33)를 구비한다.

상기와 같이 구성되는 병렬부분 상관기는 송신측에서 사용한 확산코드를 알고 있으므로 PN 코드를 고정시킨 상태에서 수신신호 S(t)와 병렬상관을 구하게된다. 즉 제1도에서 처럼 PN코드 발생기(16)의 출력과 수신호를 비트단위로 상관을 취한 후 합하는 것이 아니라 임의의 부분상관기의 길이 K비트에 대해서 부분상 관계수를 구하는 것이다. 그리고 부분상관기의 길이 K는 상기한 바와 같이 신중하게 결정하게 결정되어야 한다.

통신채널 상에서 비트오류가 발생하더라도 동기가 맞았을 때의 상관계수(S_max)과 동기가 맞지 않있을때의 상관계수값 중의 최대값(a_max)의 차이가 어느정도 이상 있어야만 비교기의 임계치를 결정할 수 있고 동기 오판환률을 낮출 수 있기 때문이다.

따라서 분별지수 기준값(ID_ref:Indox of Discimination)을 (S_max-a_max)/S_max와 같이 정의하고, 수신 PN코드의 SNR과 부분상관기의 길이 K에 따른 분별지수 기준값을 제4도에 나타내었다.

제4도의 그림은 쉬프트 레지스터의 단수 n=7, 주기 L=2⁷-1=127인 PN코드를 이용하여 가산성 백색잡음 환경에서 부분 상관기의 길이에 따른 분별지수값을 나타낸 것이다. 그림에서 통신환경에 따른 적절한 부분 상관기의 길이 K값을 구할 수 있고 동시에 통신환경의 변호에 따라 K값을 가변할 수 있으므로 통신환경의 변화에 대한 적응력이 뛰어나다. 그리고 상관기의 길이 K값의 변화에 대해서 제2도의 비교기 임계치 V(ref)값을 조정하여야 하며 이 값은 제4도에서 구할 수 있다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 초기동기에 소요되는 시간과 동기장치 하드웨어의 복잡도를 줄일 수 있다. 또한 통신환경의 변화에 따라 병렬부분 상관기의 길이를 가변할 수 있으므로 통신환경의 변화에 대해 적응력이 뛰어나다. 본 발명의 방식은 하드웨어적으로 간단하며, 기존에 알려진 기술을 이용하기 때문에 구현이 쉽고, 경제적으로도 경쟁력을 가질 수 있다.

Claims (2)

1. 디지틀 확산 대역 통신시스템에 이용되는 초기동기 장치에 있어서, 수신신호를 입력받아 PN코드와 병렬상관 처리하여 출력하는 병렬 부분 상관기(21)와, 상기 저역 필터(22)의 출력을 적분처리하는 적분기(23)와, 상기 적분기(23)와, 상기 적분기(23)의 출력과 임계값과 비교하여 출력하는 비교기(24)와, 상기 비교기(24)의 출력을 입력받아 상기 적분기(23)의 출력이 임계값보다 큰 경우로 판단되며 초기동기 확인 신호를 출력하는 동기제어기(25)를 구비한 것을 특징으로 하는 병렬 부분 상관기를 이용한 초기 동기 장치.
2. 제1항에 있어서, 상기 병렬부분 상관기(21)는, PN코드를 병렬 발생하는 PN코드 발생기(34)와, 수신신호를 쉬프트시켜 병렬로 출력하는 쉬프트 레지스터(31)와, 상기 쉬프트 레지스터(31)의 출력과 PN코드 발생기(34)의 출력을 일대일로 가산하여 출력하는 다수의 모듈과 그 가산기(32)와, 상기 모듈과 그 가산기(32)의 출력을 합산하여 출력하는 합산기(33)를 구비한 것을 특징으로 하는 병렬 부분 상관기를 이용한 초기 동기 장치