KR950003010B1 - Mask rom 디바이스의 대기상태시의 정격 전류초과 방지 회로 - Google Patents
Mask rom 디바이스의 대기상태시의 정격 전류초과 방지 회로 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 메모리 셀 어레이 구조를 도시한 도면.
제2도는 본 발명의 정격 전류초과 방지 회로가 설치된 메모리 셀 어레이 구조를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
CT1, CT2 : 접지선 제어 MOSFET.
본 발명은 마스크 리드 온리 메모리 디바이스(MASK READ ONLY MEMORY DEVICE)에 관한 것으로, 특히 마스크 리드 온리 메모리 셀 어레이에서 대기상태(STAND BY)시의 정격 전류초과 방지를 위한 회로에 관한 것이다.
마스크 리드 온리 메모리(이하 MASK ROM이라 함)는 제조공정 중의 마스크에다 데이타를 기입하여 ROM에 기억시킨 것으로서, 한번 수록된 데이타는 다시 수정할 수 없는 반도체 메모리 디바이스인데, 여기서 데이타 정보를 메모리 디바이스에 써넣는 방법으로는 공정 중간에 이온주입(Ion Implantation)에 의한 방법이나 금속층에 의한 방법 등으로 공정진행상에서 이미 데이타를 결정지워서 써넣는 방법을 취하고 있으므로 공정 진행후 실리콘 칩에서 발생할 수 있는 여러가지 결함이나, 회로의 오픈, 쇼트 등에 의해 비트(bit)의 고장이 발생할 경우 고장난 비트를 찾아서 메모리 셀만 대체하는 방법으로는 고장난 비트의 정정이 어렵다.
MASK ROM 디바이스의 집적도가높지 않은 때에는 실리콘 칩 면적이 크지 않으므로, 공정중의 결함이나 오픈, 쇼트 등에 의해 불량이 발생할 가능성이 적었으나, 고집적화 되어 갈수록 칩 사이즈가 커지므로 저집적 MASK ROM 디바이스에 비해 상대적으로 불량이 발생할 가능성이 높아, 실리콘 웨이퍼 수율을 감소시킨다. 따라서, 고집적 MASK ROM 디바이스에서는 고장난 비트를 고쳐 정상 비트로 바꿀 수 있는 방법이 필요하다.
이러한 방법으로는 일반적으로 해밍 코드(HAMMING CODE)를 사용한 에러검사 및 정정회로를 채용하여 고장난 비트를 정상비트로 바꾸어 출력하는 방법과, 레이저를 사용해 실리콘 칩상의 퓨즈를 파괴하여 고장난 비트를 정상비트로 바꾸는 방법이 있다.
종래의 MASK ROM 디바이스에서, 비트라인을 센싱할 때 비트라인을 사전에 충전시키는 방법에서는 전비트라인 중에 하나의 비트라인을 선택하여 충전시키는 방법이 있으나, 상기 방법에 의하면 전력소모는 줄일 수 있으나 지연시간이 길어지는 단점이 있다.
상기 단점을 해소하기 위한 또 다른 종래의 방법에서는 비트라인을 센싱할 때 전 비트라인을 사전에 충전시켜 선택된 비트라인을 센싱하나, 상기 방법에 의하면 비트라인을 충전시키는데 소요되는 시간을 단축시킬 수 있으나 전 비트라인을 충전시키는데 전력소모가 많이 들며 또한, VSS라인과 비트라인이 쇼트되면 전술한 방법들에 의해 고장난 비트를 정상비트로 바꾸어 동작시에는 이상이 없게 할 수 있으나, 대기상태시는 비트라인의 충전전류가 지속적으로 VSS라인을 통해 흐르므로 일반적인 대기상태 전류 최대 정격값인 100μA를 초과할 수 있으므로 정격에 맞지 않는 불량자가 된다.
따라서 본 발명은 상술한 문제점을 제거하여, 비트라인과 VSS라인이 쇼트되어도 대기상태시의 전류가 정격이 초과되지 않도록 하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 MASK ROM 디바이스의 대기상태시의 정격 전류초과 방지 회로는 각각의 게이트에 다수의 워드라인이 각각 연결되어 있고 각각의 드레인에 다수의 비트라인이 각각 연결되어 있으며, 각각의 소오스는 공동라인으로 연결되어 있는 다수의 메모리 셀의 MOSFET와, MASK ROM 디바이스의 대기상태시와 정상동작시를 구분해 주는 칩 인에이블 신호가 게이트에 입력되고, 각각의 소오스는 VSS 접지라인에 연결되어 있고, 각각의 드레인은 상기 메모리 셀의 공동라인에 각각 연결되어 있는 다수의 접지선 제어 MOSFET를 포함하여, 상기 접지선 제어 MOSFET의 게이트에 인가되는 칩 인에이블신호가 MASK ROM 디바이스의 정상동작시는 "하이"로 되어 상기 접지선 제어 MOSFET를 턴 온시키고, MASK ROM 디바이스의 대기상태시에는 "로우"로되어, 상기 접지선 제어 MOSFET를 턴 오프시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명하기로 한다.
제1도는 종래의 메모리 셀 어레이 구조를 도시한 것이다. 제1도에 도시된 바와같이, MOSFET로 구성된 메모리 셀 각각은 그 드레인이 비트라인에 연결되어 있고, 게이트는 워드라인에 연결되어 있으며, 소오스는 VSS 금속라인에 연결되어 있다.
MASK ROM 디바이스에서 비트라인을 센싱할 때 비트라인은 사전에 충전되어 있어야 한다. 비트라인을 사전에 충전시켜 둔 상태에서, 선택된 셀의 정보 즉, 셀의 온, 오프(ON, OFF)에 따라 비트라인은 방전되거나 충전된 상태로 그대로 있게 된다.
비트라인을 충전시키기 위한 일반적인 방법으로는 앞서 설명한 바와같이 첫째, 메모리 셀이 있는 모든 비트라인을 충전시킨 후에 선택된 비트라인을 센싱하는 방법과, 둘째, 메모리 셀에 있는 모든 비트라인 중 한개의 비트라인을 선택하여 선택된 비트라인만 충전시킨 후 센싱하는 방법이 있다.
첫째 방법은 비트라인을 선택하기 이전에 비트라인을 충전된 상태로 둠으로써 비트라인을 충전시키는데 소요되는 시간을 없앨 수 있는 반면, 모든 비트라인을 충전시키므로 전력소모가 크다. 둘째 방법은 모든 비트라인 중에서 하나의 비트라인만 선택하여 충전시키므로 전력소모는 첫째 방법에 비해 크게 줄어드나 비트라인을 선택한 후에 충전을 시키므로 충전하는데 필요한 시간만큼의 지연시간이 첫째 방법에 비해 더 증가한다. 고속의 MASK ROM 장치를 구현하기 위해서는 상기한 첫째 방법이 더 적합하다.
메모리 셀의 모든 비트라인을 미리 충전시켜 두는 전술한 첫째 방법을 사용하고, 에러검사 및 정정회로를 채용한 MASK ROM에 있어서 기존의 메모리 셀 구조에서 VSS라인과 비트라인이 공정상의 전도성 결합에 의해 쇼트될 경우, 대기상태시 비트라인의 충전전류가 지속적으로 VSS 금속라인을 통해 흐르므로, 일반적인 대기상태 전류 최대 정격 값인 100μA를 초과할 수 있다.
이러한 메모리 장치는 에러검사 및 정정회로에 의해 VSS 금속라인에 쇼트된 비트라인을 정정할 수 있으므로 데이타를 읽어내는 기능면에서는 이상이 없으나 대기상태시 전류가 정격초과되므로 고정난 칩이 된다. 따라서, 상기한 바와 같이 공정에 의한 결함이 발생하여 비트라인과 VSS 금속라인이 쇼트되었더라도 대기 상태시 전류가 정격초과되지 않도록 하는 것이 필요하다.
상술한 바와같은 종래 기술의 문제점을 고려하여, 본 발명은 대기상태시 정격 전류초과를 방지할 수 있는 회로장치를 제공하는 것으로서, 그 기술적 원리는 다음과 같다. 즉, 공정에 의한 결함이 발생하여 비트라인과 VSS 금속라인이 쇼트되는 경우, 대기상태시 비트라인의 충전전류가 지속적으로 VSS 금속라인으로 흘러들어가 정격 전류가 초과되게 되는 것이므로, 종래의 VSS 금속라인을 대기상태시에는 VSS로부터 분리시키고 정상 동작시에는 VSS에 연결시키는 것이다.
제2도에는 본 발명의 정격 전류초과 방지 회로가 설치된 메모리 셀 어레이 구조가 도시되어 있다.
제2도에 도시된 바와같이, 어레이 형태로 배열된 다수의 메모리 셀을 이루는 MOSFET 각각은 그 게이트가 워드라인에 연결되어 있고 드레인은 비트라인에 연결되고 소오스는 공통라인에 연결되어 있으며 ; MASK ROM의 대기상태시와 정상 동작시를 구분해 주는 칩인에이블 신호가 게이트로 입력되고 소오스가 VSS라인(접지)에 연결되어 있는 다수의 접지선 제어 MOSFET는 그 드레인을 통하여 상기 메모리 셀의 상기 공통라인과 연결되어 있다.
정상 동작시에는 접지선 제어 MOSFET(CT1, CT2)의 게이트로 칩 인에이블신호를 "하이"로 하여 상기 제어 MOSFET(CT1, CT2)를 턴 온 시키므로 메모리 셀의 소오스가 접지에 연결되는 한편, 대기상태시에는 칩 인에이블신호를 "로우"로 하여 제어 MOSFET(CT1, CT2)를 턴 오프시켜서 메모리 셀을 접지로부터 분리시킨다.
상술한 바와같이, 본 발명에 의하면 공정상의 결함에 의해 비트라인과 메모리 셀의 소오스를 공통으로 하는 라인간에 쇼트가 발생하더라도 비트라인으로부터 VSS로 전류가 흐를수 있는 경로가 접지선 제어 MOSFET들에 의해 차단되므로, 공정상의 결함에 의해 대기상태시의 전류가 정격을 초과하는 일을 방지할 수 있다.
Claims (2)
- 데이타를 저장하고 있는 다수의 메모리 셀이 어레이 형태로 배열된 MASK ROM 디바이스에서의 대기상태시의 정격 전류초과 방지를 위한 회로에 있어서, 상기 메모리 셀을 이루는 다수의 MOSFET 각각은 그 게이트가 워드라인에 연결되어 있고 드레인은 비트라인에 연결되고 소오스는 공통라인에 연결되어 있으며 ; 상기 MASK ROM 디바이스의 대기상태시와 정상동작시를 구분해 주는 칩 인에이블신호가 게이트로 입력되고 소오스는 VSS라인(접지)에 연결되어 있는 다수의 접지선 제어 MOSFET(CT1, CT2)의 각각의 드레인과 상기 메모리 셀의 상기 공통라인이 서로 연결되는 구성으로 이루어진 것을 특징으로 하는 MASK ROM 디바이스의 대기상태시의 정격 전류초과 방지 회로.
- 제1항에 있어서, 접지선 제어 MOSFET(CT1, CT2)의 게이트에 인가되는 칩 인에이블신호가 정상동작시는 "하이"로 되어 상기 접지선 제어 MOSFET(CT1, CT2)를 턴 온시키고, 대기상태시에는 "로우"로 되어 상기 접지선 제어 MOSFET(CT1, CT2)를 턴 오프시키는 것을 특징으로 하는 MASK ROM 디바이스의 대기상태시의 정격 전류초과 방지 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004630A KR950003010B1 (ko) | 1992-03-20 | 1992-03-20 | Mask rom 디바이스의 대기상태시의 정격 전류초과 방지 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004630A KR950003010B1 (ko) | 1992-03-20 | 1992-03-20 | Mask rom 디바이스의 대기상태시의 정격 전류초과 방지 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930020474A KR930020474A (ko) | 1993-10-19 |
| KR950003010B1 true KR950003010B1 (ko) | 1995-03-29 |
Family
ID=19330665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920004630A KR950003010B1 (ko) | 1992-03-20 | 1992-03-20 | Mask rom 디바이스의 대기상태시의 정격 전류초과 방지 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950003010B1 (ko) |
-
1992
- 1992-03-20 KR KR1019920004630A patent/KR950003010B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020474A (ko) | 1993-10-19 |
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