KR950002727B1 - Refresh period changing circuit of semicondutor memory device - Google Patents

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Abstract

The circuit refreshes the semiconductor device such as dynamic RAM with a refresh converting function. The circuit comprises; a refresh enable clock generator supplying refresh enable clock after taking the low address strobe signal and the column address strobe signal; a buffer control clock generator controlled by the control clock and the refresh enable clock; a low address buffer inputting the refresh output counter(54) output; a control unit(57) controlling the output of the low address buffer.

Description

반도체 메모리 장치의 리프레쉬 주기 변환 회로Refresh cycle conversion circuit of semiconductor memory device

제1도는 종래기술에 의한 리프레쉬 수행회로의 블럭구성도.1 is a block diagram of a refresh performing circuit according to the prior art.

제2도는 제1도에서의 리프레쉬 카운터의 내부 구성도.2 is an internal configuration diagram of the refresh counter in FIG.

제3도는 제2도의 동작타이밍도.3 is an operation timing diagram of FIG.

제4도는 제1도의 동작타이밍도.4 is an operation timing diagram of FIG.

제5도는 제1도의 구성에 의해 메모리 쎌이 리프레쉬 되는것을 나타내는 간략도.5 is a simplified diagram showing that the memory cell is refreshed by the configuration of FIG.

제6도는 본 발명에 의한 리프레쉬 주기 변환회로의 블럭구성도.6 is a block diagram of a refresh cycle conversion circuit according to the present invention.

제7도는 제6도에서의 리프레쉬 카운터의 내부 구성도.7 is an internal configuration diagram of the refresh counter in FIG.

본 발명은 예를 들어 다이나믹 램(dynamic RAM)과 같이 리프레쉬 동작을 필요로 하는 반도체 메모리장치에 관한 것으로, 특히 리프레쉬의 주기를 변환시키는 회로의 구성에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device that requires a refresh operation, such as, for example, a dynamic RAM, and more particularly, to a configuration of a circuit for converting a refresh cycle.

반도체 메모리 장치중에서 특히 다이나믹 램과 같이 메모리 쎌의 구성이 통상적으로 소정의 데이타가 저장되는 하나의 스토리지 캐패시터(storage capacitor)와 상기 저장된 데이타를 독출하기 위한 하나의 억세스 트랜지스터(access transistor)로 이루어지는 구성에서는 상기 스토리지 캐패시터에 저장된 데이타가 소정의 시간이 지나게 되면 소실되기 때문에 리프레쉬(refresh)라는 소정의 재라이트(re-write)동작을 필요로 하게 된다. 상기 리프레쉬의 주기는 반도체 메모리 소자의 집적도별로 통상적으로 하나로 통일되어 있었다. 그러나 근래와서는 반도체 메모리 소자의 초고집적화로 인해서 상기의 리프레쉬의 주기는 서로 동일한 집적도에서도 다원화가 이루어지는 것이 제시되고 있는데, 이는 고집적 메모리 소자의 경우에 동작전류의 증가로 인해서 여러가지의 단점이 나타나는데에 그 이유를 둔다.Among semiconductor memory devices, in particular, the configuration of a memory chip, such as a dynamic RAM, typically includes a storage capacitor in which predetermined data is stored and an access transistor for reading the stored data. Since data stored in the storage capacitor is lost after a predetermined time, a predetermined rewrite operation called refresh is required. The refresh cycle is typically unified by the degree of integration of the semiconductor memory device. However, in recent years, due to the ultra-high integration of semiconductor memory devices, the refresh cycles have been proposed to be pluralized even at the same degree of integration.In the case of highly integrated memory devices, there are various disadvantages due to the increase of the operating current. Put a reason.

제1도에 종래에 제시된 리프레쉬 수행회로의 시스템 구성도를 도시하였다. 상기 제1도의 구성은 이 분야에 공지되어 있는 16M 다이나믹 램의 구성으로서, 상기 구성에서 /CB/R 리프레쉬카운터(5)의 내부 구성도를 제2도에 도시하였다. 그리고 상기 제2도의 동작타이밍도를 제3도에 도시하였다. 상기 /CB/R 리프레쉬카운터(5)는 상기 제2도에 도시된 바와 같이 펄스 발생회로(30)와 카운터0(10),…,카운터10(20)로 이루어진다. 상기 /CB/R 리프레쉬카운터(5)는 상기 제3도에 도시된 바와 같이 리프레쉬 인에이블클럭인 Ф/RFH에 의해 인에이블되는 CNTP신호에 의해 트리거링 된다. 상기 제1도의 동작타밍도를 제4도에 도시하였으면, 상기 제1도의 구성에 따른 동작특성을 상기 제2도 및 제4도를 참조하여 설명한다. 상기 제4도에서 ФR은 /RAS에 의한 마스터 클럭(master clock)이고, ФC는 /CAS에 의한 마스터 클럭이다. 그리고 상기 /CB/R이라 함은 현재 통상적으로 적용되는 다이나믹 램의 리프레쉬를 수행하기 위한 동작모드로서, 이는 상기 제4도에 도시된 바와 같이 로우 어드레스 스트로브(row address strobe)신호인 /RAS 신호가 "로우"레벨로(즉, 액티브신호로) 발생하기 전에 컬럼 어드레스 스트로브(column address strobe)신호인 /CAS신호가 먼저 "로우"레벨로(즉, 액티브신호로) 발생될시에 인에이블되는 동작모드이다. 상기 제1도의 구성에서 상기 /CB/R 리프레쉬의 경우에는 칩 외부에서 공급되는 로우 어드레스(A0,…,A10)가 11개이므로 리프레쉬의 사이클의 주기는 211=2048 사이클의 주기를 갖게 된다. 상기 제1도가 노멀 액세스(normal access)동작의 경우에는 상기 로우 어드레스(A0,…,A10)신호가 로우 어드레스 버퍼(4)에 의해서 내부신호로 버퍼링된 RA0,…,RA10신호가 쓰이게 된다. 상기 제1도가 상기 /CB/R모드인 경우에는 상기 /CB/R 리프레쉬카운터(5)가 C0,…C10신호를 발생하게 되고, 이로부터 2048사이클의 주기를 갖는 리프레쉬 동작이 수행된다. 상기 제1도의 구성에 의해 메모리 쎌이 리프레쉬되는 방법을 나타내는 간략도를 제5도에 도시하였다. 즉, 소정의 메모리 쎌 어레이가 4개의 블럭으로 분할된 형태에서 리프레쉬 동작이 인에이블되면 워드라인 WL1,…,WL4가 모두 선택되어 동시에 리프레쉬 되는 것이다. 그러나 상기 제1도의 구성과 같은 종래의 리프레쉬 수행회로에는 상기 /CB/R 리프레쉬 동작에서도 상기의 노멀 액세스와 같은 2048사이클을 획일적으로 갖게 되므로서, 전류소모와 특히 피크 전류에 의한 노이즈가 (반도체 메모리 소자가 초고집적화될수록) 커다란 문제로 대두된다. 상기 제1도와 같은 구성의 경우 2048사이클 주기로 리프레쉬동작을 수행하여야 하며 또한 상기 제5도에 도시된 바와 같이 여러개의 워드라인이 동시에 선택됨에 따른 피크전류를 유발하게 되고 노이즈문제를 초래하게 된다.FIG. 1 is a diagram illustrating a system configuration of a refresh performance circuit conventionally presented. The configuration of FIG. 1 is a configuration of a 16M dynamic RAM known in the art, in which the internal configuration of the / CB / R refresh counter 5 is shown in FIG. In addition, the operation timing of FIG. 2 is shown in FIG. The / CB / R refresh counter 5 has a pulse generating circuit 30 and a counter 0 (10), ... as shown in FIG. , Made of counter 10 (20). The / CB / R refresh counter 5 is triggered by a CNTP signal enabled by Ф / RFH, a refresh enable clock, as shown in FIG. Referring to FIG. 4, the operating timing diagram of FIG. 1 is described with reference to FIGS. 2 and 4. In FIG. 4, ФR is a master clock by / RAS and ФC is a master clock by / CAS. In addition, the / CB / R is an operation mode for performing a refresh of the currently applied dynamic RAM. As shown in FIG. 4, the / RAS signal is a row address strobe signal. Enabled when the / CAS signal, which is a column address strobe signal, first occurs at the "low" level (ie, as an active signal) before it occurs at the "low" level (ie, as an active signal). Mode. In the configuration of FIG. 1, in the case of the / CB / R refresh, since 11 row addresses A0, ..., A10 are supplied from the outside of the chip, the refresh cycle has a cycle of 2 11 = 2048 cycles. When the first diagram is a normal access operation, the row address A0, ..., A10 signals are buffered by the row address buffer 4 as an internal signal. , RA10 signal is used. When the first degree is the / CB / R mode, the / CB / R refresh counter 5 is set to C0,... A C10 signal is generated, from which a refresh operation with a period of 2048 cycles is performed. FIG. 5 is a schematic diagram showing how the memory cell is refreshed by the configuration of FIG. That is, if the refresh operation is enabled in a form in which a predetermined memory array is divided into four blocks, the word lines WL1,... , WL4 are all selected and refreshed at the same time. However, the conventional refresh performing circuit as shown in FIG. 1 has the same 2048 cycles as the normal access even in the / CB / R refresh operation. As devices become more highly integrated, they become a big problem. In the case of the configuration shown in FIG. 1, the refresh operation should be performed at a cycle of 2048 cycles. In addition, as shown in FIG. 5, the peak current may be caused when several word lines are selected at the same time, resulting in a noise problem.

따라서, 본 발명의 목적은 다이나믹 램의 리프레쉬 동작모드인 /CB/R모드의 사이클 주기를 조절하여 전류소모가 억제되게 하는 리프레쉬 주기변환회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a refresh cycle converting circuit which suppresses current consumption by adjusting a cycle period of a / CB / R mode which is a refresh operation mode of a dynamic RAM.

또한 본 발명의 또 다른 목적은 다이나믹 램의 리프레쉬 동작모드인 /CB/R모드의 사이클 주기를 조절하여 피크전류의 발생 및 이로부터 발생되는 노이즈가 억제되게 하는 리프레쉬 주기 변환회로를 제공함에 있다.In addition, another object of the present invention is to provide a refresh cycle converting circuit which suppresses generation of peak current and noise generated by adjusting a cycle period of a / CB / R mode which is a refresh operation mode of a dynamic RAM.

상기 본 발명의 목적을 달성하기 위하여 본 발명은 칩 외부에서 공급하는 로우 어드레스 스트로브 신호전에 컬럼 어드레스 스트로브신호가 먼저 액티브신호로 인가될 시에 리프레쉬 동작을 수행하기 위하여, 상기 로우 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 제어를 받아서 리프레쉬 인에이블 클럭을 발생하는 리프레쉬 인에이블클럭 발생회로와, 상기 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브신호의 제어를 받아서 소정의 입력되는 외부 어드레스 신호를 내부 어드레스 신호로 버퍼링하는 로우 어드레스 버퍼와, 상기 리프레쉬 인에이블클럭 및 내부 어드레스 신호를 입력하여 디코딩하고 이로부터 소정의 메모리 쎌 어레이에 출력하는 로우 디코더를 포함하는 리프레쉬 수행회로를 가지는 반도체 메모리 장치에 있어서, 상기 리프레쉬 수행회로가 상기 리프레쉬 인에이블클럭을 입력하고 이것의 펄스가 첫번 카운터의 입력으로 되는 카운터의 수가 상기 외부 어드레스의 갯수보다 많은 리프레쉬 카운터와, 상기 리프레쉬 카운터의 최후단의 출력신호를 입력하는 리프레쉬용 로우 어드레스버퍼와, 상기 리프레쉬 인에이블클럭 발생회로 및 로우 디코더 사이에 삽입되어 상기 리프레쉬 인에이블클럭과 상기 리프레쉬용 로우 어드레스버퍼의 출력신호를 각각 입력하고 상기 리프레쉬용 로우 어드레스 버퍼의 출력신호를 제어하는 제어수단을 구비하는 리프레쉬 수행회로임을 특징으로 한다. 상기의 본 발명에 의한 리프레쉬 카운터에 구비되는 다수개의 카운터에서 상기 외부 어드레스의 갯수와 동일한 카운터의 출력신호는 상기 로우 어드레스버퍼로 출력되고, 그외의 나머지 카운터의 출력신호는 상기 리프레쉬용 로우 어드레스버퍼로 출력됨을 특징을 한다. 그리고 본발명에 의한 리프레쉬 수행회로는 종래의 리프레쉬의 주기를 다르게 변환한 리프레쉬 주기 변환회로임을 유의하기 바란다.In order to achieve the object of the present invention, in order to perform a refresh operation when a column address strobe signal is first applied as an active signal before a row address strobe signal supplied from an outside of the chip, the row address strobe signal and the column address are performed. A refresh enable clock generation circuit for generating a refresh enable clock under the control of a strobe signal, and a row for buffering a predetermined external address signal into an internal address signal under the control of the row address strobe signal and the column address strobe signal In a semiconductor memory device having a refresh performing circuit including an address buffer, the refresh enable clock and a row decoder that inputs, decodes and outputs an internal address signal to a predetermined memory array. The refresh execution circuit inputs the refresh enable clock, and the refresh counter of which the number of the counters whose pulse is the first counter input is greater than the number of the external addresses, and the output signal of the last stage of the refresh counter. An output signal of the refresh enable clock and the refresh row address buffer, respectively, inserted between the refresh row address buffer, the refresh enable clock generation circuit and the row decoder, and output the output signals of the refresh row address buffer. It is characterized in that the refresh performing circuit having a control means for controlling the. In the plurality of counters provided in the refresh counter according to the present invention, the output signal of the counter equal to the number of the external addresses is output to the row address buffer, and the output signals of the other counters to the refresh row address buffer. It is characterized by the output. Note that the refresh performing circuit according to the present invention is a refresh cycle converting circuit in which the refresh cycle of the conventional refresh is converted differently.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 리프레쉬 주기 변환회로의 블럭구성도를 제6도에 도시하였다. 그리고 본 발명에 의한 상기 제6도에서의 리프레쉬 카운터의 내부 구성도를 제7도에 도시하였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. 6 is a block diagram of the refresh cycle conversion circuit according to the present invention. 7 is a block diagram showing the internal configuration of the refresh counter in FIG. 6 according to the present invention.

본 발명에 의한 리프레쉬 주기 변환회로의 블럭구성도인 상기 제6도의 시스템구성을 설명한다. 상기 제6도의 구성은 로우 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(/CAS)의 제어를 받아서 리프레쉬 인에이블클럭(Ф/RFH)을 발생하는 리프레쉬 인에이블클럭 발생회로(52)와, 상기 로우 어드레스 스트로브신호(/RAS) 및 컬럼 어드레스 스트로브신호(/CAS)의 제어를 받아서 소정의 입력되는 외부 어드레스신흐(A0,…,A10)를 내부 어드레스 신호(RA0,…,RA10)로 버퍼링하는 로우 어드레스 버퍼(54)와, 내부 어드레스 신호(RA0,…,RA10)를 입력하여 디코딩하고 이로부터 소정의 메모리 쎌 어레이(59)에 출력하는 로우 디코더(58)를 포함하는 수행회로에다가, 상기 리프레쉬 인에이블클럭(Ф/RFH)을 입력하고 이것의 펄스를 첫번째 카운터의 입력으로 하는 카운터의 수가 상기 외부 어드레스의 갯수보다 많은 리프레쉬 카운더(55)와, 상기 리프레쉬 카운터(55)의 최후단의 출력신호(C11)를 입력하는 리프레쉬용 로우 어드레스버퍼(56)와, 상기 리프레쉬 인에이블클럭 발생회로(52) 및 로우 디코더(58)사이에 삽입되어 상기 리프레쉬 인에이블클럭(Ф/RFH)과 상기 리프레쉬용 로우 어드레스 버퍼(56)의 출력신호를 각각 입력하고 상기 리프레쉬용 로우 어드레스버퍼(56)의 출력신호를 제어하는 제어수단(57)을 구비하는 구성이다. 상기 본 발명에 의한 구성에서 본 발명에 의한 /CB/R모드의 리프레쉬사이클을 4096사이클로서 예를 들어 실시한 것임을 유의하기 바란다.The system configuration of FIG. 6, which is a block diagram of the refresh cycle conversion circuit according to the present invention, will be described. The configuration of FIG. 6 includes a refresh enable clock generation circuit 52 which generates a refresh enable clock (Ф / RFH) under the control of the row address strobe signal RAS and the column address strobe signal / CAS. A row buffering a predetermined input external address signal A0, ..., A10 with the internal address signals RA0, ..., RA10 under the control of the row address strobe signal / RAS and the column address strobe signal / CAS. The refresh circuit further comprises an execution circuit including an address buffer 54 and a row decoder 58 that inputs and decodes internal address signals RA0, ..., RA10, and outputs the same to the predetermined memory array array 59. Of the refresh counter 55 and the refresh counter 55 having a larger number of counters for inputting the Able Clock (Ф / RFH) and using this pulse as the input of the first counter than the number of the external addresses; The refresh enable clock (Ф / RFH) is inserted between the refresh row address buffer 56 for inputting the last output signal C11 and the refresh enable clock generation circuit 52 and the row decoder 58. And control means 57 for inputting the output signal of the refresh row address buffer 56 and controlling the output signal of the refresh row address buffer 56, respectively. It should be noted that the refresh cycle of the / CB / R mode according to the present invention is implemented as an example of 4096 cycles in the configuration according to the present invention.

상기 본 발명에 의한 구성에서 상기 리프레쉬 카운터(55)의 구성은 상기 제7도를 참조하면 쉽게 이해할 수 있을 것이다. 즉, 상기 제7도의 구성에서 점선블럭내에 있는 카운터(71)가 본 발명에 의한 카운터이며, /CB/R모드의 리프레쉬사이클을 4096사이클로서 실시하기 때문에 하나만 더 구비하게 된다. 상기 제7도의 동작타이밍도는 상기 제3도와 동일하게 된다.The configuration of the refresh counter 55 in the configuration according to the present invention will be easily understood with reference to FIG. That is, the counter 71 in the dashed block in the configuration of FIG. 7 is the counter according to the present invention, and since only one refresh cycle is performed as 4096 cycles in the / CB / R mode. The operation timing diagram of FIG. 7 is the same as that of FIG.

본 발명에 의한 상기 제6도의 구성에 따른 동작특성을 상기 제7도를 참조하여 상세히 설명한다. 상술한 바와 같이 16M 다이나믹 램에서 2048사이클의 리프레쉬 주기를 가지는 경우 어드레스는 A0,…,A10까지 쓰이게 된다. 이 경우에는 상기 어드레스로부터 최대로 가능한 사이클이 2048로 되는 것이다. 그래서 상기 제1도와 같은 종래회로의 경우에는 /CB/R모드를 사용하는 경우 외부 어드레스와 같이 2048사이클의 리프레쉬주기를 갖게 되는 것이다. 그러나 본 발명에서는 상기 /CB/R 리프레쉬의 경우에 칩 내부에서는 (리프레쉬 카운터(55)의 각 카운터의 갯수를 상기 외부 어드레스의 수보다 하나를 더 구비하므로서) 4096의 리프레쉬 사이클이 가능하게 된다. 본 발명에 의한 상기 제6도의 구성에 따른 동작타이밍도는 상기 제4도와 동일하게 된다. 그래서 /RAS와 /CAS에 의해 각각 발생된 마스터 클럭 ФR와 ФC와 /CB/R 인에이블 발생회로에 의한 ФRFH는 로우 어드레스버퍼에 관련된 컨트롤신호를 발생시킨다. 본 발명에 의한 상기 제6도가 노멀 액세스동작의 경우에는 외부 어드레스 A0.…,A10를 받아서 로우 어드레스 버퍼(54)가 동작하여 내부 어드레신호 RA0,…,RA10를 발생시켜 로우 디코더(58)를 동작시킨다. 이 경우에는 상기 제5도를 참조하면 워드라인 WL1,….WL4의 4개가 선택된다. 본 발명에 의한 상기 제6도가 /CB/R 리프레쉬의 경우에는 리프레쉬 인에이블클럭 발생회로(52)에서 발생된 리프레쉬 인에이블클럭(Ф/RFH)에 의해서 리프레쉬카운터(55)가 동작된다. 그리고 상기 로우 어드레스버퍼(54)는 상기 리프레쉬 인에이블클럭(Ф/RFH)에 의해서 외부 어드레스 A0,…,A10와 차단(blocking)되고 상기 리프레쉬 카운터(55)의 출력신호 C0,…,C10을 받아들인다. 리프레쉬용 로우 어드레스버퍼(56)는 상기 리프레쉬 카운터(55)의 출력신호인 C11을 받아 들이게 된다. 이때 상기 리프레쉬용 로우 어드레스버퍼(56)의 출력인 PA11은 상기 리프레쉬용 로우 어드레스버퍼(56)의 출력신호를 제어하는 제어수단(57)으로 입력되어 상기 리프레쉬 인에이블클럭(Ф/RFH)에 의해 로우 디코더(58)의 코딩을 제어하게 된다. 상기에서 만일 노멀 액세스의 경우에는 상기 제어수단(57)의 출력신호는 무시할 수 있는 상태가 된다. 상기 제5도를 참조하면 리프레쉬주기가 2048사이클의 경우에는 워드라인 WL1,…,WL4의 4개가 선택되고, 본 발명에 의한 4096사이클의 경우에는 WL1, WL2중에서 하나가, 그리고 WL3,WL4중에서 하나가 각각 선택된다. 그래서 상기 제1도의 경우보다 전류소비가 적제되며, 또한 피크전류의 발생을 방지하여 이에 따른 노이즈의 발생을 억제한다.Operation characteristics according to the configuration of FIG. 6 according to the present invention will be described in detail with reference to FIG. As described above, when the 16M dynamic RAM has a refresh cycle of 2048 cycles, the addresses are A0,... It is used up to A10. In this case, the maximum possible cycle from the address is 2048. Thus, in the case of the conventional circuit as shown in FIG. 1, when the / CB / R mode is used, the refresh cycle of 2048 cycles is performed like the external address. However, in the present invention, in the case of the / CB / R refresh, 4096 refresh cycles are possible in the chip (by providing one more counter of the refresh counter 55 than the external address). The operation timing according to the configuration of FIG. 6 according to the present invention is the same as that of FIG. Thus, the master clocks generated by / RAS and / CAS, respectively, and the RFC by the / C and / CB / R enable generation circuits generate control signals related to the row address buffer. In the case of the normal access operation in the sixth degree according to the present invention, the external address A0. The row address buffer 54 operates in response to A10, and the internal address signals RA0,... The row decoder 58 is operated by generating RA10. In this case, referring to FIG. 5, the word lines WL1,... Four of .WL4 are selected. In the case of the / CB / R refresh of FIG. 6 according to the present invention, the refresh counter 55 is operated by the refresh enable clock (Ф / RFH) generated by the refresh enable clock generation circuit 52. The row address buffer 54 has an external address A0,... By the refresh enable clock (Ф / RFH). , Block A10 and output signal C0,... Of the refresh counter 55. Accept C10. The refresh row address buffer 56 receives the C11 output signal of the refresh counter 55. At this time, PA11, which is the output of the row address buffer 56 for refreshing, is input to the control means 57 for controlling the output signal of the row address buffer 56 for refreshing, by the refresh enable clock (Ф / RFH). The coding of the row decoder 58 is controlled. In the case of normal access, the output signal of the control means 57 is in a negligible state. Referring to FIG. 5, when the refresh period is 2048 cycles, the word lines WL1,... , Four of WL4 are selected, and one of WL1 and WL2 and one of WL3 and WL4 are selected in the case of 4096 cycles according to the present invention. Therefore, current consumption is reduced more than in the case of FIG. 1, and the occurrence of peak current is prevented, thereby suppressing generation of noise.

본 발명에 의한 리프레쉬 주기 변환회로인 상기 제6도의 본 발명의 사상을 실현한 최적의 실시예로서 이는 기존의 리프레쉬 수행회로에 용이하게 실시할 수 있으며 리프레쉬용 로우 어드레스버퍼회로의 구성은 로우 어드레스버퍼의 구성과 동일하게 실시할 수 있게 된다.An embodiment of the present invention shown in FIG. 6, which is a refresh cycle converting circuit according to the present invention, can be easily implemented in an existing refresh performing circuit, and the structure of a refreshing row address buffer circuit is a row address buffer. The configuration can be carried out in the same manner as

상술한 바와 같이, 본 발명은 다이나믹 램의 리프레쉬 주기를 종래의 경우보다 2배로 하므로서 전류소비가 적게되며, 또한 피크전류의 발생을 방지하여 이에 따른 노이즈의 발생을 억제하여 리프레쉬 동작을 안정화시키는 효과가 있다.As described above, the present invention reduces the current consumption by doubling the refresh cycle of the dynamic RAM as compared with the conventional case, and also has the effect of stabilizing the refresh operation by preventing the occurrence of peak current, thereby suppressing the generation of noise. have.

Claims (2)

칩 외부에서 공급되는 로우 어드레스 스트로브신호전에 컬럼 어드레스 스트로브신호가 먼저 액티브신호로 인가될시에 리프레쉬 동작을 수행하기 위하여, 상기 로우 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 제어를 받아서 리프레쉬 인에이블클럭을 발생하는 리프레쉬 인에이블클럭 발생회로와, 상기 로우어드레스 스트로브 신호 및 컬럼 어드레스 신호에 의한 컨트롤 클럭과 리프레쉬 인에이블 클럭의 제어를 받는 로우 어드레스 버퍼 컨트롤 클럭 발생회로와, 상기 로우 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 제어를 받아서 소정의 입력되는 외부 어드레스신호를 내부 어드레스 신호로 버퍼링하는 로우 어드레스 버퍼와, 내부 어드레스 신호를 입력하여 디코딩하여 이로부터 소정의 메모리 쎌 어레이에 출력하는 로우 디코더를 포함하는 리프레쉬 수행회로를 가지는 반도체 메모리 장치에 있어서, 상기 리프레쉬 수행회로가 상기 리프레쉬 인에이블클럭을 입력하고 이것의 펄스를 첫번째 카운터의 입력으로 하는 카운터의 수가 상기 외부 어드레스의 갯수보다 많은 리프레쉬 카운터(55)와, 상기 리프레쉬 카운터(55)의 최후단의 출력신호를 입력하는 리프레쉬용 로우 어드레스버퍼(56)와, 상기 리프레쉬 인에이블클럭 발생회로 및 로우 디코더사이에 삽입되어 상기 리프레쉬 인에이블클럭과 상기 리프레쉬용 로우 어드레스버퍼(56)의 출력신호를 각각 입력하고 상기 리프레쉬용 로우 어드레스 버퍼(56)의 출력신호를 제어하는 제어수단(57)을 구비함을 특징으로 하는 리프레쉬 수행회로.A refresh enable clock is generated under the control of the row address strobe signal and the column address strobe signal to perform a refresh operation when the column address strobe signal is first applied as an active signal before the row address strobe signal supplied from the outside of the chip. A refresh enable clock generation circuit, a row address buffer control clock generation circuit controlled by a control clock and a refresh enable clock by the low address strobe signal and a column address signal, and the row address strobe signal and a column address strobe signal A row address buffer that buffers a predetermined external address signal into an internal address signal under the control of the?, And inputs and decodes the internal address signal to output to a predetermined memory array. A semiconductor memory device having a refresh performing circuit including a right decoder, wherein the refresh performing circuit inputs the refresh enable clock and uses its pulse as the input of the first counter to refresh more than the number of external addresses. The refresh enable clock is inserted between the refresh row address buffer 56 for inputting the output signal of the last stage of the refresh counter 55, the refresh enable clock generation circuit and the row decoder. And control means (57) for inputting the output signal of the refresh row address buffer (56) and controlling the output signal of the refresh row address buffer (56), respectively. 제1항에 있어서, 상기 리프레쉬 카운터에 구비되는 다수개의 카운터에서 상기 외부 어드레스의 갯수와 동일한 카운터의 출력신호는 상기 로우 어드레스버퍼로 출력되고, 그외의 나머지 카운터의 출력신호는 상기 리프레쉬용 로우 어드레스버퍼로 출력됨을 특징으로 하는 리프레쉬 수행회로.The refresh counter of claim 1, wherein output signals of a counter equal to the number of external addresses are output to the row address buffer in a plurality of counters provided in the refresh counter, and output signals of the remaining counters are stored in the refresh row address buffer. A refresh performing circuit, characterized in that output as.
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