KR950000667B1 - Band limit signal generator without isi & jitter - Google Patents
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Abstract
Description
제 1 도는 본 발명에 의한 대역 제한 신호 발생기의 블럭도.1 is a block diagram of a band limit signal generator according to the present invention;
제 2 도는 본 발명을 설명하기 위한 입출력 신호파형도.2 is an input / output signal waveform diagram for explaining the present invention.
제 3 도는 본 발명의 세부적인 구성도.3 is a detailed configuration diagram of the present invention.
제 4 도는 제어신호 생성회로의 신호파형도.4 is a signal waveform diagram of a control signal generation circuit.
제 5 도는 대역 제한된 신호와 대역 제한되지 않은 신호의 대역폭을 나타낸 입출력 신호 스펙트럼도.5 is an input / output signal spectrum diagram showing bandwidths of band-limited and non-band-limited signals.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 제어신호 생성회로 2 : 출력 선택회로1: control signal generation circuit 2: output selection circuit
3 : 파형 및 신호 발생회로 U1, U2, U3 : D플립플롭3: Waveform and signal generating circuit U1, U2, U3: D flip flop
U4, U5 : 배타적 OR게이트 U6, U7, U8 : 인버터U4, U5: Exclusive OR gate U6, U7, U8: Inverter
U9, U10, U11, U12 : AND게이트 U13 : 4-D플립플롭U9, U10, U11, U12: AND gate U13: 4-D flip flop
U14 : 4-양방향 스윗치U14: 4-bidirectional switch
본 발명은 랜덤한 저속 디지틀 신호로 전송하는데 있어서 발생되는 대역폭 확산을 줄이기 위한 상호부호간섭과 지터가 없는 대역 제한 신호 발생기에 관한 것이다.The present invention relates to a cross-signal interference and jitter-free band-limited signal generator to reduce bandwidth spreading that occurs in transmission of random low-speed digital signals.
일반적으로 실제의 전송채널은 제한된 대역폭을 가졌으므로 송출된 펄스는 전송하는 동안 대역폭이 퍼지는 경향이 있는데 이러한 퍼짐은 인접한 신호와 겹치게 되어 상호부호간섭(IS1 : Intersymbol Interference)이라는 왜곡을 일으키게 된다. 또한 상호부호간섭에 의한 지터 현상도 발생하게 되어 실제 시스템에서 신호의 감쇄나 에러 발생 확률에 커다란 경향을 미치게 된다.In general, since the actual transmission channel has a limited bandwidth, the transmitted pulse tends to spread during transmission. This spreading overlaps with an adjacent signal, causing distortion of intersymbol interference (IS1). In addition, jitter due to inter-signal interference occurs, which greatly affects the probability of signal attenuation or error in a real system.
지터와 상호부호간섭을 제어하는 한 방법으로 송출되는 펄스를 적절한 파형으로 만들어 주는 것이 있는데 이러한 방법으로 지터와 상호부호간섭 문제를 동시에 해결하면서 측대파를 줄여지도록 만들어진 것이 최근까지 알려지고 있다.One way to control jitter and cross-talk interference is to make the outgoing pulse an appropriate waveform. It is known until recently that it was designed to reduce side waves while simultaneously solving jitter and cross-talk interference problems.
그러나 알려지고 있는 상기 방식은 입력 신호열과 출력된 신호와의 비교용를 위하여 궤환 루프를 사용하고 있으며 회로 제작상에서 발생하는 불안정한 요소, 많은 클럭의 사용등 문제점이 있다.However, the known method uses a feedback loop for comparison between an input signal sequence and an output signal, and there are problems such as unstable elements occurring in circuit fabrication and the use of many clocks.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명은 출력신호가 입력 신호와의 비교를 위해 입력으로 궤환되지 않으며, 회로 제작의 불안정 요소, 그리고 클럭 사용량의 축소등을 행하면서도 상호부호간섭과 지터 문제를 동시에 해결하면서, 대역 제한이 가능한 대역 제한 신호 발생기를 제공함에 그 목적이 있다.Therefore, the present invention devised to solve the above problem does not return the output signal to the input for comparison with the input signal, and the interference between the interference and jitter problem while reducing the unstable factor of the circuit fabrication and the clock usage, etc. While simultaneously solving the problem, there is provided a band limiting signal generator capable of band limiting.
상기 목적을 달성하기 위해 본 발명은, 무작위 저속 NRZ(Non-Return to Zero) 디지틀 입력 데이타와 클럭 펄스를 외부로부터 받아 제어신호를 생성하는 제어신호 생성 수단, 상기 제어신호 생성 수단으로부터 클럭 펄스를 공급받아 정현파의 DC레벨 신호를 발생하는 파형 및 신호 발생수단, 및 상기 제어신호 생성수단과 파형 및 신호 발생수단에서 연결되어 상기 제어신호 생성수단으로 공급받은 제어신호를 이용하여 상기 파형 및 신호 발생수단에서 발생되어 공급되는 신호중 하나만을 선택하여 최종 출력 신호로 내어놓는 출력 선택수단으로 구성된다.In order to achieve the above object, the present invention provides a control signal generating means for generating a control signal by receiving random low-speed non-return to zero (NRZ) digital input data and a clock pulse from the outside, and supplying a clock pulse from the control signal generating means. The waveform and the signal generating means for receiving the DC level signal of the sinusoidal wave and the control signal supplied from the control signal generating means and the control signal generating means connected to the control signal generating means. It consists of an output selection means for selecting only one of the signals generated and supplied and outputting it as a final output signal.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제 1 도는 본 발명에 의한 대역 제한 신호 발생기의 블럭도로, 1은 제어신호 생성회로, 2는 출력 선택회로, 3은 파형 및 신호 발생회로를 각각 나타낸다.1 is a block diagram of a band limit signal generator according to the present invention, where 1 is a control signal generation circuit, 2 is an output selection circuit, and 3 is a waveform and signal generation circuit, respectively.
본 발명에 의한 대역제한 신호 발생기는 제 1 도에 도시한 바와 같이 제어신호 생성회로(1), 출력 선택회로(2), 및 파형 및 신호 발생회로(3)로 구성된다.The band limiting signal generator according to the present invention is composed of a control signal generating circuit 1, an output selecting circuit 2, and a waveform and signal generating circuit 3 as shown in FIG.
상기 제어신호 생성회로(1)는 외부의 입력 신호 단자와 클럭 펄스 단자에 연결되어, 입력되는 무작위 NRZ 디지틀 신호를 적절한 외부의 2진 파형을 갖는 클럭 펄스에 의한 타이밍으로 래치하여 입력되는 디지틀 신호열의 이전 입력 신호(1비트 간격의 이미 입력된 신호)와 현재 입력 신호와의 비교 결과를 제어신호로 발생시킨다.The control signal generation circuit 1 is connected to an external input signal terminal and a clock pulse terminal to latch an input random NRZ digital signal at a timing by a clock pulse having an appropriate external binary waveform. The result of the comparison between the previous input signal (already input signal of 1 bit interval) and the current input signal is generated as a control signal.
상기 출력 선택회로(2)는 상기 제어신호 생성회로(1)와 파형 및 신호 발생회로(3)에 연결되어 상기 파형 및 신호 발생회로(3)에서 출력되는 정현파의 DC레벨 중에서 상기 제어신호 생성회로(1)에서 발생된 제어신호 펄스에 의해서 파형 및 신호 발생회로(3)의 출력중 하나의 출력 신호만을 최종 출력하게 된다. 여기서, 출력 선택회로(2)의 출력 선택을 위한 스윗칭 시간은 1비트 간격이어야 한다.The output selection circuit 2 is connected to the control signal generation circuit 1 and the waveform and signal generation circuit 3 to generate the control signal generation circuit among DC levels of the sine wave output from the waveform and signal generation circuit 3. By the control signal pulse generated in (1), only one output signal of the waveform and the output of the signal generation circuit 3 is finally outputted. Here, the switching time for output selection of the output selection circuit 2 should be 1 bit interval.
상기 파형 및 신호 발생 회로(3)는 연산증폭기(Op Amp)로 구성된 대역통과 필터로 구성되며 상기 제어신호 생성회로(1)에 연결되어 상기 제어신호 생성회로(1)의 출력 클럭 펄스를 받아 정현파인 Sin2πfT와-Sin2πfT를 각각 발생하며, 정현파의 첨두치(peak value)와 같은 레벨인 양(positive)의 DC레벨과 음(Negative)의 DC레벨 신호를 발생하여 상기 출력 선택회로(2)로 내어 놓게 된다. 여기서, 파형 및 신호 발생회로(3)는 어떠한 방법으로 구성하여 실현하여도 무방하나 발생되는 DC레벨은 최종 출력 신호의 파형이 연속적이며 평탄 하도록 발생된 정현파의 첨두치와 같도록 하여야 한다.The waveform and signal generation circuit 3 is composed of a bandpass filter composed of an operational amplifier (Op Amp) and connected to the control signal generation circuit (1) to receive an output clock pulse of the control signal generation circuit (1) to receive a sine wave. Sin2πfT and -Sin2πfT, respectively, and generate a positive DC level signal and a negative DC level signal, which are at the same level as the peak value of a sine wave, and output the signal to the output selection circuit 2. Will be released. Here, the waveform and signal generation circuit 3 may be configured by any method, but the generated DC level should be equal to the peak value of the sine wave generated so that the waveform of the final output signal is continuous and flat.
외부의 무작위 NRZ 디지틀 입력 신호와 클럭 펄스는 상기 제어신호 생성회로(1)의 입력 신호 단자로 입력되며 제어신호 생성회로(1)는 입력되는 디지틀 입력 신호간의 비교 결과를 제어신호로 하여 출력 선택회로(2)의 입력 신호 단자로 입력되며, 상기 출력 선택회로(2)는 1비트 간격의 스윗칭 시간으로 상기 파형 및 신호 발생회로(3)의 출력 신호를 최종 출력으로 내어놓게 된다. 즉, 디지틀 입력 신호열에서 이미 입력된 데이타 비트가 "0"(LOW)이고 현재 입력된 데이타 비트가 "1"(High)인 경우는 상기 제어신호 생성회로(1)에서 발생된 제어신호에 의해서 상기 파형 및 신호 발생회로(3)의 Sin2πfT의 정현파가 출력으로, 1비트 간격으로 이미 출력된 파형과 연속하여 접속되게 된다.An external random NRZ digital input signal and a clock pulse are input to an input signal terminal of the control signal generation circuit 1, and the control signal generation circuit 1 outputs a comparison result between the input digital input signals as a control signal and an output selection circuit. Inputted to the input signal terminal of (2), the output selection circuit 2 outputs the output signal of the waveform and signal generation circuit 3 as the final output at a switching time of one bit interval. That is, when the data bit already input in the digital input signal string is "0" (LOW) and the currently input data bit is "1" (High), the control signal generated by the control signal generation circuit 1 causes the The sinusoidal wave of Sin2? FT of the waveform and the signal generating circuit 3 is output, and is continuously connected to the waveform already output at intervals of 1 bit.
이미 입력된 데이타 비트가 "1"이고 현재의 입력된 데이타 비트가 "0"인 경우는 -SinπfT의 정현파가, 그리고 두 비트 모두 "1"인 경우는 양(positive)의 DC레벨이, 두 비트 모두 "0"인 경우는 음(Negative)의 DC레벨이 각각 최종출력으로 이어지게 된다.If the input data bit is "1" and the current input data bit is "0", the sinusoid of -SinπfT is positive, and if both bits are "1", the positive DC level is two bits. If all are "0", negative DC level leads to final output, respectively.
제 2 도는 본 발명에 의한 대역 제한 신호 발생기를 설명하기 위한 입출력 신호도이다.2 is an input / output signal diagram illustrating a band limit signal generator according to the present invention.
무작위 NRZ디지틀 입력신호에 대해서 대역이 제한되는 즉 필터된 신호인 출력 파형을 나타내고 있다. 디지틀 입력 신호열에서 "1"에서 "0"으로, 또는 "0"에서 "1"로의 천이가 발생되는 부분의 고주파 성분은 상기 제 1 도에서 설명한 동작에 따라 연속적이며 평탄한 경사면(Slope)을 갖는 정현파 성분으로 필터되어 나타나므로, 결국은 본 발명의 목적인 대역 제한 신호의 발생이 이루어지게 된다.The output waveform is a band limited, i.e. filtered signal for a random NRZ digital input signal. The high frequency component of the portion where a transition from "1" to "0" or "0" to "1" occurs in the digital input signal sequence is a sine wave having a continuous and flat slope according to the operation described in FIG. Since it appears to be filtered by the component, the band limit signal, which is the object of the present invention, is eventually generated.
제 3 도는 본 발명에 의한 대역 제한 신호 발생기의 세부적인 구성을 나타낸 회로도, 제 4 도는, 제 1 도의 제어신호 생성회로(1)의 신호파형도로, 도면에서 U1, U2, U3는 D플립플롭, U4, U5는 배타적 UN게이트, U6, U7, U8은 인버터, U9, U10, U11, U12는 AND게이트, U13은 4개의 D플립플롭, U4는 출력 선택회로(2)를 구성하는 4개의 양방향 아날로그 스위치이며, 3은 제 1 도의 파형 및 신호 발생회로(3)의 블럭으로서 대역통과 필터를 각각 나타낸다.FIG. 3 is a circuit diagram showing the detailed configuration of the band limiting signal generator according to the present invention. FIG. 4 is a signal waveform diagram of the control signal generating circuit 1 of FIG. 1, where U1, U2 and U3 are D flip-flops, U4, U5 are exclusive UN gates, U6, U7, U8 are inverters, U9, U10, U11, U12 are AND gates, U13 are four D flip-flops, and U4 are four bidirectional analogs forming the output selector circuit (2). A switch, and 3 denotes a bandpass filter as a block of the waveform and signal generator 3 of FIG.
본 발명에 의한 제어신호 생성회로(1)는 제 3 도에 도시한 바와 같이, 무작위 NRZ 디지틀 입력 데이타가 데이타 입력 단자(D1)에 인가되고 외부의 입력 클럭 펄스가 클럭 입력단 (CP1)에 연결된 D플립플롭(U1), 상기 D플립플롭(U1)의 출력단(Q1)이 데이타 입력단(D2)에 연결되고 외부의 입력 클럭 펄스가 클럭 입력단(CP2)에 연결된 D플립플롭(U2), 반전출력단(/Q3)이 데이타 입력단(D3)에, 그리고 클럭 펄스가 클럭 입력단(CP3)에 연결된 D플립플롭(U3), 상기 D플립플롭(U1)의 출력단(Q1)과 상기 D플립플롭(U2)의 출력단(Q2)에 연결된 배타적 OR게이트(U4), 상기 D플립플롭(U1)의 출력단(Q1)과 상기 D플립플롭(U3)의 출력단(Q3)에 연결된 배타적 OR게이트(U5), 상기 배타적 OR게이트(U4)와 배타적 OR게이트(U5)의 출력단에 연결된 AND게이트(U9), 배타적 OR게이트(U4)와 상기 배타적 OR게이트(U5)의 출력단에 인버터(U8)를 통해 연결된 AND게이트(U10), 상기 D플립플롭(U1)의 출력단(Q1)과 상기 배타적 OR게이트(U4)의 출력단에 인버터(U7)를 통해 연결된 AND게이트(U11), 상기 D플립플롭(U1)의 반전출력단(/Q1)과 상기 배타적 OR게이트(U4)의 출력단에 인버터(U7)를 통해 연결된 AND게이트(U12), 그리고 상기 AND게이트(U9, U10, U11, U12)의 각 출력단에 데이타 입력단(A1, A2, A3, A4)이 각각 연결되고 외부의 입력 클럭 펄스를 인버터(U6)를 통해 클럭 입력된 (CP4)으로 입력시키는 4개의 D플립플롭(U13)으로 구성된다.In the control signal generation circuit 1 according to the present invention, as shown in FIG. 3, random NRZ digital input data is applied to the data input terminal D1 and an external input clock pulse is connected to the clock input terminal CP1. The flip-flop U1, the output terminal Q1 of the D flip-flop U1 is connected to the data input terminal D2, and the D flip-flop U2 and the inverted output terminal whose external input clock pulses are connected to the clock input terminal CP2. Q3) is connected to the data input terminal D3 and the clock pulse is connected to the clock input terminal CP3, the D flip-flop U3, the output terminal Q1 of the D flip-flop U1, and the D flip-flop U2. Exclusive OR gate U4 connected to an output terminal Q2, an exclusive OR gate U5 connected to an output terminal Q1 of the D flip-flop U1 and an output terminal Q3 of the D flip-flop U3, and the exclusive OR AND gate U9 connected to the output terminal of the gate U4 and the exclusive OR gate U5, the exclusive OR gate U4 and the exclusive OR gate U5 AND gate U10 connected to the output terminal via an inverter U8, AND gate U11 connected to an output terminal Q1 of the D flip-flop U1 and an output terminal of the exclusive OR gate U4 through an inverter U7. An AND gate U12 connected to an inverted output terminal / Q1 of the D flip-flop U1 and an output terminal of the exclusive OR gate U4 through an inverter U7, and the AND gates U9, U10, U11, Four D flip-flops (U13) for connecting data input terminals A1, A2, A3 and A4 to the output terminals of U12) and inputting external input clock pulses to the clock input (CP4) through the inverter U6. It consists of.
본 발명에 의한 출력 선택회로(2)는 제 3 도에 도시한 바와 같이 상기 제어신호 생성회로(1)의 출력 제어신호(Y1, Y2, Y3, Y4)가 입력단자(C1, C2, C3, C4)에 각각 연결되고 제 1 도의 파형 및 신호 발생회로(3)의 출력 파형 및 신호 단자(S1, S2, S3, S4)가 데이타 입력단자(A, B, C, D)에 연결되는 4개의 아날로그 양방향 스윗치로 구성된다.In the output selection circuit 2 according to the present invention, as shown in FIG. 3, the output control signals Y1, Y2, Y3, Y4 of the control signal generation circuit 1 are input terminals C1, C2, C3, Four connected to the data input terminals A, B, C, and D, respectively, connected to C4) and output waveforms and signal terminals S1, S2, S3, and S4 of the waveform and signal generation circuit 3 of FIG. It consists of an analog bidirectional switch.
본 발명에 의한 파형 및 신호 발생회로(3)는 상기 D플립플롭(U3)의 출력단(Q3)에 연결되어 Sin2πfT와 -Sin2πfT의 정현파와 양의 DC레벨과 음의 DC레벨을 발생하는 발생기로 구성된다.The waveform and signal generation circuit 3 according to the present invention is composed of a generator connected to the output terminal Q3 of the D flip-flop U3 to generate a sinusoidal wave of Sin2πfT and -Sin2πfT, a positive DC level and a negative DC level. do.
제 4 도를 참조하여 본 발명의 상세 동작을 설명하면 다음과 같다.Referring to Figure 4 describes the detailed operation of the present invention.
외부의 디지틀 입력 데이타가 제 4 도 (Ⅰ)과 같은 형태로 상기 제어신호 생성회로(1)의 D플립플롭(U1)에 입력되어 외부의 입력 클럭 펄스 단자(CP1)에서 상승천이가 발생하면 출력(Q1)이 논리 "1"상태가 되어 D플립플롭(U2)의 데이타 입력단(D2), 배타적 OR회로(U4, U5) 그리고 AND게이트 (U11)의 입력단에 입력된다. 상기 D플립플롭(U1)의 반전출력(/Q1)은 논리 "0"상태가 되어 AND게이트(U12)의 입력단으로 입력된다. 상기 D플립플롭(U2)의 클럭 펄스 입력단(CP2)에서 클럭 펄스의 상승천이가 발생하면 D플립플롭(U2)의 출력은 논리 "1"상태가 되어 배타적 OR게이트(U4)로 출력된다.The external digital input data is input to the D flip-flop U1 of the control signal generation circuit 1 in the form as shown in FIG. 4 (I), and output when a rising transition occurs at the external input clock pulse terminal CP1. Q1 is in a logic " 1 " state and is input to the data input terminal D2 of the D flip-flop U2, the exclusive OR circuits U4 and U5, and the input terminal of the AND gate U11. The inverted output / Q1 of the D flip-flop U1 is in a logic " 0 " state and is input to the input terminal of the AND gate U12. When the rising transition of the clock pulse occurs at the clock pulse input terminal CP2 of the D flip-flop U2, the output of the D flip-flop U2 becomes a logic " 1 " state and is output to the exclusive OR gate U4.
상기 D플립플롭(U3)의 출력(Q3)는 입력 클럭 펄스 단자(CP2)에서 상승천이가 발생하면 논리 "0"상태가 되어 배타적 OR게이트(U5), 파형 및 신호발생기의 입력단자로 출력된다. 상기 D플립플롭(U1)의 출력(Q1)인 "1"상태와 D플립플롭(U2)의 출력(Q2)의 상태가 배타적 OR게이트(U4)에 입력되어 그 결과가 배타적 OR되어 출력된다. 배타적 OR게이트(U5)는 D플립플롭(U1)과 D플립플롭(U3)의 출력(Q1, Q3)의 결과가 출력된다.The output Q3 of the D flip-flop U3 becomes a logic " 0 " state when a rising transition occurs at the input clock pulse terminal CP2, and is output to the input terminal of the exclusive OR gate U5, the waveform, and the signal generator. . The state " 1 " which is the output Q1 of the D flip-flop U1 and the state of the output Q2 of the D flip-flop U2 are input to the exclusive OR gate U4, and the result is exclusively ORed. The exclusive OR gate U5 outputs the results of the outputs Q1 and Q3 of the D flip-flop U1 and the D flip-flop U3.
상기 배타적 OR게이트(U4, U5)의 출력이 AND-게이트(U9)에 입력되어 논리적되어 출력되고 같은 방식으로 AND게이트(U10, U11, U12)들이 논리적의 결과를 각각 출력하게 된다. 각 AND게이트의 출력이 4개의 D플립플롭(U13)에 입력되어 상기 인터버(U6)에서 발전되어 입력되는 입력 클럭 펄스 단자(CP4)에서 상승천이가 발생하면 4개의 D플립플롭(U13)의 입력단자의 상태를 각 출력단자(Y1, Y2, Y3, Y4)에 그대로 내어놓게 된다. 이에따라 제어신호 발생회로(1)는 디지틀 입력 데이타 신호열에서 이전 데이타와 현재 입력되는 데이타의 레벨을 서로 비교하여 제어신호 펄스로 송출하며, 이러한 동작을 디지틀 입력 신호가 계속되는 동안 연속하게 행하여 제어신호를 계속 출력하게 된다.The outputs of the exclusive OR gates U4 and U5 are input to the AND-gate U9 to be logically output, and the AND gates U10, U11 and U12 respectively output logical results in the same manner. When the output of each AND gate is input to four D flip-flops U13, and a rising transition occurs at the input clock pulse terminal CP4 that is generated and input from the interleaver U6, the four D flip-flops U13 The state of the input terminal is released to each output terminal (Y1, Y2, Y3, Y4) as it is. Accordingly, the control signal generation circuit 1 compares the level of the previous data and the currently input data in the digital input data signal string and sends them out as control signal pulses. This operation is continuously performed while the digital input signal is continued to continue the control signal. Will print.
상기 제어신호 생성회로(1)는 저속의 무작위 NRZ 디지틀 입력 데이타의 경우에 유효하며 정확한 시간에 선택된 파형이 출력되도록 하기 위해서 4개의 D플립플롭(U13)의 입력 클럭 펄스단자(CP4)를 사용한다.The control signal generation circuit 1 uses the input clock pulse terminal CP4 of the four D flip-flops U13 in order to output the selected waveform at the correct time, which is valid for low-speed random NRZ digital input data. .
상기 출력 선택회로(2)는 상기 제어신호 생성회로(1)의 출력신호(Y1, Y2, Y3, Y4)가 입력신호단자(C1, C2, C3, C4)에 연결되고 상기 파형 및 신호 발생회로(3)의 출력 신호(S1, S2, S3, S4)가 입력 신호 단자(A, B, C, D)로 연결되어 제어신호 생성회로(1)의 출력 제어신호 펄스에 따라 상기 파형 및 신호 발생회로(3)의 한 출력 신호만을 송출하게 된다. 상기 제어신호 생성회로(1)의 출력단자(Y1)의 제어신호 펄스가 "1"이면 파형 및 신호 발생회로(3)의 출력단자(S1)의 신호 파형인 Sin2πft를, 출력단자(Y2)의 제어신호 펄스가 "1"이면 - Sin2πfT, 출력단자(Y3)의 제어신호 펄스가 "1"이면 양의 DC레벨, 출력단자(Y4)의 제어신호 펄스가 "1"이면 음의 DC레벨을 각각 송출하게 된다.The output selection circuit 2 includes output signals Y1, Y2, Y3, and Y4 of the control signal generation circuit 1 connected to input signal terminals C1, C2, C3, and C4, and the waveform and signal generation circuits. The output signals S1, S2, S3, S4 of (3) are connected to the input signal terminals A, B, C, and D to generate the waveforms and signals according to the output control signal pulses of the control signal generation circuit 1. Only one output signal of the circuit 3 is sent out. When the control signal pulse of the output terminal Y1 of the control signal generation circuit 1 is "1", Sin2πft which is a waveform of the waveform and the signal waveform of the output terminal S1 of the signal generation circuit 3 is converted into the output terminal Y2. If the control signal pulse is "1"-Sin2πfT, if the control signal pulse of the output terminal Y3 is "1", the positive DC level is set. If the control signal pulse of the output terminal Y4 is "1", the negative DC level is respectively set. Will be sent.
이때 출력되는 신호 파형의 연속성과 평탄함을 유지하기 위해서는 1비트간격의 정확한 스위칭 시간으로 이미 출력된 파형과의 접속을 이루어야 한다.At this time, in order to maintain the continuity and flatness of the output signal waveform, it is necessary to make a connection with the waveform already output with the accurate switching time of 1 bit interval.
제 5 도는 무작위 NRZ 디지틀 입력 데이타(A)와 본 발명에 의한 대역 제한 발생기의 출력신호(B)의 스팩트럼을 나타낸 것으로 분명하게 대역폭의 제한이 이루어지고 있다.5 shows the spectrum of the random NRZ digital input data A and the output signal B of the band limit generator according to the present invention, which is clearly limited in bandwidth.
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 전송로의 대역폭이 제한되는 통신기기 및 데이타 통신에 응용가능하며 랜덤한 저속 디지틀 입력 신호의 전송에 있어서 발생되는 대역폭 확산을 줄이면서 상호부호간섭과 지터 문제를 동시에 해결할 수 있어 궤환회로를 사용하지 않으며 항상 안정된 동작이 가능한 효과가 있다.Accordingly, the present invention, which is constructed and operated as described above, is applicable to communication devices and data communications in which the bandwidth of a transmission path is limited, and reduces the spread of bandwidth generated in the transmission of random low-speed digital input signals. The jitter problem can be solved at the same time, so there is no feedback circuit and stable operation is possible.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019910024039A KR950000667B1 (en) | 1991-12-23 | 1991-12-23 | Band limit signal generator without isi & jitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019910024039A KR950000667B1 (en) | 1991-12-23 | 1991-12-23 | Band limit signal generator without isi & jitter |
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KR950000667B1 true KR950000667B1 (en) | 1995-01-27 |
Family
ID=19325715
Family Applications (1)
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KR1019910024039A KR950000667B1 (en) | 1991-12-23 | 1991-12-23 | Band limit signal generator without isi & jitter |
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-
1991
- 1991-12-23 KR KR1019910024039A patent/KR950000667B1/en not_active IP Right Cessation
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Publication number | Publication date |
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KR930015391A (en) | 1993-07-24 |
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