Claims (9)
아날로그 신호를 디지탈 신호로 변환하여 기록/재생하는 자기 기록 매체에 있어서, 상기 자기 기록 매체로부터 재생된 미분 특성을 가진 재생 신호의 영역에 대한 일정 비율의 기준전위를 정하여 진폭 크기에 관계없이 일정 비율의 기준 전위 이상 또는 이하가 되는 영역을 검출하고, 그 직류 레벨을 그라운드 레벨로 일정하게 고정시키는 제1레벨 검출 회로(1000)와, 상기 자기 기록 매체로부터 재생된 미분 특성의 재생 신호를 미분시키는 미분부(2000)와; 상기 미분부(2000)의 출력단에 연결되어 상기 미분부(2000)에서 출력되는 신호의 영역에 대한 일정 비율의 기준전위를 정하여 기준 전위 이상 또는 이하가 되는 영역을 검출하고, 그 직류 레벨을 그라운드 레벨로 일정하게 고정시키는 제2레벨 검출회로(3000)와; 상기 제1 및 제2레벨 검출회로(1000, 3000)의 출력단에 연결되어 제로 크로스점을 검출하는 제로 크로스 검출부(4000)와; 상기 제로 크로스 검출부(4000)의 출력에 따라 디지탈 데이타를 출력하는 데이타 검출부로 이루어지는 디지탈 데이타 검출회로.A magnetic recording medium which converts an analog signal into a digital signal for recording / reproducing, wherein a predetermined ratio of reference potential is defined for an area of a reproduction signal having a differential characteristic reproduced from the magnetic recording medium to determine a predetermined ratio regardless of amplitude. A first level detection circuit 1000 for detecting an area that is equal to or higher than a reference potential, and fixing the DC level to the ground level at a constant level, and a derivative unit for differentiating a reproduction signal of a differential characteristic reproduced from the magnetic recording medium; (2000); An area connected to an output terminal of the derivative part 2000 and determined to have a predetermined reference potential with respect to an area of the signal output from the derivative part 2000 to detect an area that is above or below a reference potential, and the DC level is ground level. A second level detection circuit 3000 which is fixed at a constant level; A zero cross detector 4000 connected to output terminals of the first and second level detection circuits 1000 and 3000 to detect a zero cross point; And a data detector for outputting digital data in accordance with the output of the zero cross detector (4000).
제1항에 있어서, 상기 제1레벨 검출회로(1000)는, 상기 기록 매체로부터 재생된 미분 특성의 재생 신호에 대한 양의 기준 전위 이상이 되는 영역을 검출하는 제1양 레벨 검출부(100)와, 상기 기록 매체로부터 재생된 미분 특성의 재생 신호에 대한 음의 기준 전위 이하가 되는 영역을 검출하는 제1음 레벨 검출부(200)와, 상기 제1 양 및 음 레벨 검출부(100, 200)의 출력단에 연결되어 상기 제1양 및 음 레벨 검출부(100, 200)에서 검출된 기준 전위 이상 또는 이하가 되는 영역의 신호들의 직류 레벨을 그라운드 레벨로 일정하게 고정시키는 제1클램프부(300)로 이루어지는 디지탈 데이타 검출회로.2. The first level detection circuit (100) according to claim 1, wherein the first level detection circuit (1000) includes: a first amount level detection section (100) for detecting a region that is equal to or greater than a positive reference potential for a reproduction signal of differential characteristic reproduced from the recording medium; And a first sound level detector (200) for detecting an area that is equal to or less than a negative reference potential for the reproduction signal of the differential characteristic reproduced from the recording medium, and an output terminal of the first positive and negative level detectors (100, 200). The first clamp unit 300 is connected to the first clamp unit 300 to fix the DC level of the signals in the region above or below the reference potential detected by the first positive and negative level detection units 100 and 200 to the ground level. Data detection circuit.
제1항 또는 제2항에 있어서, 상기 제1양 레벨 검출부(100)는, 상기 기록 매체로부터 재생된 재생 신호를 버퍼링하는 버퍼(101)와, 상기 버퍼(101)의 출력단에 연결되어 상기 버퍼(101)의 출력을 적분하여 일정 비율의 기준 전위를 결정하는 적분기(102)와, 비반전단(+)에는 상기 버퍼(101)의 출력단이 연결되고 반전단(-)에는 상기 적분기(102)의 출력단이 연결되어 상기 적분기(102)에서 출력되는 기준 전위 이상이 되는 영역만을 출력하는 비교기(103)로 이루어지는 디지탈 데이타 검출회로.3. The first and second level detection unit 100 is a buffer 101 for buffering a reproduction signal reproduced from the recording medium and the output terminal of the buffer 101 is connected to the buffer. An integrator 102 for integrating the output of (101) to determine a reference potential at a constant rate; an output terminal of the buffer 101 is connected to a non-inverting terminal (+), and an inverting terminal (-) of the integrator 102 A digital data detection circuit comprising a comparator (103) for outputting only an area connected to an output terminal, which is equal to or greater than a reference potential output from the integrator (102).
제1항 또는 제2항에 있어서, 상기 제1음 레벨 검출부(200)는, 상기 기록 매체로부터 재생된 재생 신호를 반전시키는 인버터(201)와, 상기 인버터(201)의 출력단에 연결되어 상기 인버터(201)의 출력을 적분하여 일정 비율의 기준 전위를 결정하는 적분기(202)와, 비반전단(+)에는 상기 인버터(201)의 출력단이 연결되고 반전단(-)에는 상기 적분기(202)의 출력단이 연결되어 상기 적분기(102)에서 출력되는 기준 전위 이하가 되는 영역만을 출력하는 비교기(203)로 이루어지는 디지탈 데이타 검출회로.The inverter of claim 1 or 2, wherein the first sound level detector (200) is connected to an inverter (201) for inverting a reproduction signal reproduced from the recording medium and an output terminal of the inverter (201). An integrator 202 for integrating the output of 201 to determine a reference potential at a constant rate; an output terminal of the inverter 201 is connected to a non-inverting terminal (+), and an inverting terminal (-) of the integrator 202 A digital data detection circuit comprising a comparator (203) having an output terminal connected thereto and outputting only an area which is equal to or less than a reference potential output from the integrator (102).
제1항에 있어서, 상기 제2레벨 검출회로(3000)는, 상기 미분부(2000)의 출력단에 연결되어 상기 미분부(2000)에서 출력되는 신호에 대한 양의 기준 전위 이상이 되는 영역을 검출하는 제2양 레벨 검출부(400)와, 상기 미분부(2000)의 출력단에 연결되어 상기 미분부(2000)에서 출력되는 신호에 대한 음의 기준 전위 이하가 되는 영역을 검출하는 제2음 레벨 검출부(500)와, 상기 제2양 및 음 레벨 검출부(400, 500)의 출력단에 연결되어 상기 제2양 및 음 레벨 검출부(400, 500)에서 검출된 기준 전위 이상 또는 이하가 되는 영역의 신호들의 직류 레벨을 그라운드 레벨로 일정하게 고정시키는 제2 클램프부(600)로 이루어지는 디지탈 데이타 검출회로.The detection circuit of claim 1, wherein the second level detection circuit 3000 is connected to an output terminal of the differential unit 2000 and detects an area that is equal to or greater than a positive reference potential for a signal output from the differential unit 2000. A second sound level detector 400 connected to the second positive level detector 400 and an output terminal of the derivative 2000 to detect an area that is equal to or less than a negative reference potential for the signal output from the derivative 2000; And a signal of an area which is connected to an output terminal of the second positive and negative level detectors 400 and 500 and is equal to or higher than or equal to a reference potential detected by the second positive and negative level detectors 400 and 500. A digital data detection circuit comprising a second clamp portion 600 which constantly fixes a DC level to a ground level.
제1항에 있어서, 상기 제로 크로스 검출부(4000)는, 상기 제2레벨 검출회로(3000)에서 클램프된 제2양 레벨 검출부(400)의 출력과 제2 음 레벨 검출부(500)의 출력을 조합하는 노아 게이트(NO1)와, 상기 노아 게이트(NO1)의 출력과 상기 제1레벨 검출 회로(1000)에서 클램프된 제1양 레벨 검출회로(100)의 출력을 조합하는 제1 낸드 게이트(NA1)와, 상기 노아 게이트(NO1)의 출력과 상기 제1레벨 검출회로(1000)에서 클램프된 제1음 레벨 검출부(200)의 출력을 조합하는 제2낸드 게이트(NA2)로 이루어지는 디지탈 데이타 검출회로.The zero cross detector 4000 combines an output of the second positive level detector 400 clamped by the second level detector circuit 3000 and an output of the second sound level detector 500. A first NAND gate NA1 that combines the NOR gate NO1, the output of the NOA gate NO1, and the output of the first positive level detection circuit 100 clamped by the first level detection circuit 1000. And a second NAND gate (NA2) combining the output of the NOR gate (NO1) and the output of the first sound level detector (200) clamped by the first level detection circuit (1000).
제1항 또는 제6항에 있어서, 상기 데이타 검출부는, D입력단과 클럭단은 공통으로 접지되어 있고, 클리어단에는 상기 제1 낸드 게이트(NA1)의 출력단이 연결되어 있으며, 프리셋단에는 상기 제2 낸드 게이트(NA2)의 출력단이 연결되어 있고, Q출력단을 통해 데이타가 출력되도록 구성되는 D플립플롭으로 이루어지는 디지탈 데이타 검출회로.The data detection unit of claim 1 or 6, wherein the D input terminal and the clock terminal are commonly grounded, a clear terminal is connected to an output terminal of the first NAND gate NA1, and a preset terminal is connected to the first terminal. 2. A digital data detection circuit comprising a D flip-flop connected to an output terminal of a NAND gate (NA2) and configured to output data through a Q output terminal.
제1항에 있어서, 상기 제로 크로스 검출부(4000)는, 상기 제2 레벨 검출 회로(3000)에서 클램프된 제2양 레벨 검출부(400)의 출력과 제2 음 레벨 검출부(500)의 출력을 조합하는 노아 게이트(NO1)와, 상기 노아 게이트(NO1)의 출력과 상기 제1레벨 검출회로(1000)에서 클램프된 제1양 레벨 검출부(100)의 출력을 조합하는 제1앤드 게이트(A1)와, 상기 노아 게이트(NO1)의 출력과 상기 제1레벨 검출회로(1000)에서 클램프된 제1음 레벨 검출부(200)의 출력을 조합하는 제2 앤드 게이트(A2)와, 상기 제1, 제2 앤드 게이트(A1, A2)의 출력을 조합하는 제2노아 게이트(NO2)로 이루어지는 디지탈 데이타 검출회로.The zero cross detector 4000 combines the output of the second positive level detector 400 clamped by the second level detector circuit 3000 and the output of the second sound level detector 500. A first end gate A1 which combines an NOR gate NO1, an output of the NOA gate NO1, and an output of the first level detection unit 100 clamped by the first level detection circuit 1000. And a second AND gate A2 for combining the output of the NOR gate NO1 and the output of the first sound level detector 200 clamped by the first level detection circuit 1000, and the first and second electrodes. A digital data detection circuit comprising a second NOR gate (NO2) combining the outputs of the AND gates (A1, A2).
제1항 또는 8항에 있어서, 상기 데이타 검출부는, J입력단은 상기 제1 앤드 게이트(A1)의 출력단이 연결되어 있고, K입력단은 상기 제2 앤드 게이트(A2)의 출력단이 연결되어 있으며, 클럭단은 상기 제2 노아 게이트(NO2)의 출력단이 연결되어 있고, Q출력단을 통해 데이타가 출력되도록 구성되는 JK플립 플롭으로 이루어지는 디지탈 데이타 검출회로.According to claim 1 or 8, The data detection unit, J input terminal is connected to the output terminal of the first and gate A1, K input terminal is connected to the output terminal of the second end gate (A2), A clock stage is a digital data detection circuit comprising a JK flip flop coupled to the output terminal of the second NOR gate (NO2), the data is output through the Q output terminal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.