KR940010516B1 - Bipolar transistor fabricating method using self-align technique - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 종래 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.1 is a cross-sectional view showing a manufacturing process of a conventional bipolar transistor.
제 2 도는 본 발명 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.2 is a cross-sectional view showing a manufacturing process of the bipolar transistor of the present invention.
제 3(a)-(i) 도는 본 발명의 일실시예에 따른 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.3 (a)-(i) are cross-sectional views illustrating a manufacturing process of a bipolar transistor according to an embodiment of the present invention.
본 발명은 자기정합(self align) 기술을 이용한 고속의 고집적 바이폴라 트랜지스터의 제조방법에 관한 것으로, 특히 제조공정시에 발생하는 폴리실리콘의 불균일한 에칭에 따른 트랜지스터의 구조적인 결함을 방지할 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a high speed, high density bipolar transistor using a self align technology, and in particular, to a bipolar that can prevent structural defects due to non-uniform etching of polysilicon generated during the manufacturing process. A method of manufacturing a transistor.
최근 바이폴라 트랜지스터는 고속화 고집적화에 따라 소자의 미세화가 진행되면서 접합깊이가 얕아지고 베이스두께가 얇아지고 있다. 이러한 경향에서 모스(MOS) 소자들에 비해 집적도가 낮고 비트(bit)당 공정 단가가 높은 단점이 있음에도 불구하고 바이폴라 반도체소자는 전달 지연시간이 적어서 빠른 동작속도를 요하는 부분에 많이 활용되고 있다. 특히 다결정 실리콘 자기정합(Polysilicon self Aligned) 기술이 개발된 이래 P형과 N형 불순물이 도핑된 다결정 실리콘으로 베이스와 에미터를 자기정합시킴으로써 0.1㎛∼0.2㎛의 얇은 접합깊이 조절이 용이하여 집적도면에서도 많은 가능성을 가지고 있다. 이러한 자기정합(self align) 기술을 이용한 종래 NPN 바이폴라 트랜지스터의 제조공정을 보면, 제 1a 도에 도시한 바와 같이 실리콘기판상에 패드산화막(1)을 형성하고, 그 상부에 제 1 질화막(2)과, 제 1 폴리실리콘층(3), 제 2 질화막(4), 제 2 폴리실리콘층(5)을 차례로 증착시킨 후 전면에 포토레지스트(6)를 도포한다. 이어 에미터/베이스 영역을 형성하기 위해 상기 포토레지스트(6)를 패턴화하여 제 2 폴리실리콘층(5)을 선택 에칭한 후 포토레지스트(6)를 스트립한다. 계속해서 제 1b 도에 나타낸 바와 같이, 더블 이온주입법으로 불순물을 이온주입하고 고온에서의 열처리작업인 어닐링(annealing)을 실시하여 제 1 폴리실리콘층(3)을 도핑되지 않은 폴리실리콘층(7)과 도핑된 폴리실리콘층(8)으로 만든다.In recent years, bipolar transistors have become increasingly shallower and have a smaller base thickness as the device progresses in miniaturization due to high speed and high integration. In this trend, bipolar semiconductor devices have a low transfer delay time and are widely used in parts requiring fast operating speeds, despite the disadvantage of lower integration and higher process cost per bit than MOS devices. In particular, since polysilicon self-aligned technology was developed, self-aligning base and emitter with polycrystalline silicon doped with P-type and N-type impurities makes it easy to control thin junction depths from 0.1 μm to 0.2 μm. Also has many possibilities. Referring to the manufacturing process of the conventional NPN bipolar transistor using the self-align technology, as shown in FIG. 1A, a pad oxide film 1 is formed on a silicon substrate, and the first nitride film 2 is formed thereon. And the first polysilicon layer 3, the second nitride film 4, and the second polysilicon layer 5 are sequentially deposited, and then a photoresist 6 is applied to the entire surface. The photoresist 6 is then patterned to form an emitter / base region to selectively etch the second polysilicon layer 5 and then strip the photoresist 6. Subsequently, as shown in FIG. 1B, the polysilicon layer 7 in which the first polysilicon layer 3 is not doped is annealed by performing double ion implantation, followed by annealing, which is a heat treatment operation at a high temperature. And a doped polysilicon layer (8).
다음 제 1c 도에 도시한 바와 같이 제 2 폴리실리콘층(5) 및 제 2 질화막(4)을 제거한다. 이어 제 1d 도에 나타낸 바와 같이, 도핑된 폴리실리콘층(8)은 남기고 도핑되지 않은 폴리실리콘층(7)을 제거한다. 다음데 제 1e 도에 도시한 바와 같이 폴리실리콘층(8)의 전면에 붕소를 침적하고(폴리의 고농도화로 베이스확산후 외인성베이스영역이 고농도화됨), 폴리실리콘층(8)을 부분적으로 열산화시켜 폴리실리콘층(8)의 상부를 열산화막(9)으로 만든후 제 1f 도에 나타난 바와 같이 인산(H3PO4) 화합물을 이용하여 제 1 질화막(2)을 습식 에칭한다.Next, as shown in FIG. 1C, the second polysilicon layer 5 and the second nitride film 4 are removed. Subsequently, as shown in FIG. 1d, the doped polysilicon layer 8 is left but the undoped polysilicon layer 7 is removed. Next, as shown in FIG. 1E, boron is deposited on the entire surface of the polysilicon layer 8 (the exogenous base region becomes high after the base diffusion due to the high concentration of poly), and the polysilicon layer 8 is partially thermally oxidized. After the upper part of the polysilicon layer 8 is formed into a thermal oxide film 9, the first nitride film 2 is wet etched using a phosphoric acid (H 3 PO 4 ) compound as shown in FIG. 1F.
이러한 종래 NPN 바이폴라 트랜지스터의 제조공정에 있어서는 습식 에칭공정시에 도핑된 제 1 폴리실리콘층(8)이 인산에 장시간 노출되게 되면, 폴리층침식(Poly Attack ; 10)이 발생하게 되는데, 이와 같은 결함의 발생은 공정변수인 온도, 화공약품의 조성비 및 압력등을 적절히 조정한 공정의 최적화만으로는 완전하게 제거할 수 없으며, 공정의 최적화로 얻어진 최적의 공정상태라 하더라도 여러 가지 외적요인에 의해 폴리층침식(10)이 최소로 되는 최적의 공정상태를 유지하기 어렵다.In the conventional NPN bipolar transistor manufacturing process, when the doped first polysilicon layer 8 is exposed to phosphoric acid for a long time in a wet etching process, a poly attack 10 occurs. Can not be completely eliminated by the optimization of the process by properly adjusting the process variables such as temperature, chemical composition ratio and pressure, and even if the optimal process state obtained by the optimization of the process is due to various external factors, It is difficult to maintain an optimal process state in which (10) is minimized.
또한, 폴리층침식에 따른 불완전한 폴리층충진(Poly Refill)으로 외인성베이스영역내의 구조적인 결함이 발생하고 결함이 발생하면 결함부분에 의해 도핑농도가 전체적(외인성과 내인성 베이스영역)으로 낮아지므로 저항이 증가하게 되어 소자의 동작속도가 저하되는 전기적 특성상의 결함을 초래하게 되는 문제점이 발생하였다.In addition, due to incomplete poly layer filling due to poly layer erosion, structural defects in the exogenous base region occur, and when a defect occurs, the doping concentration is reduced to the whole (exogenous and endogenous base region) by the defective portion. There is a problem in that the increase in the operation speed of the device causes a defect in the electrical characteristics.
여기서 도핑농도가 낮아지면 저항이 증가하고 그에 따라 소자의 동작속도가 저하되는 것을 수직으로 나타내보면 다음과 같다.Herein, when the doping concentration is lowered, the resistance increases and accordingly, the operating speed of the device is lowered.
저항율(ρ)은 Resistivity (ρ)
로 나타낼 수 있다. 따라서 저항율(ρ)은 도핑농도(n 또는 p)가 감소하게 되면 증가한다.It can be represented as. Therefore, the resistivity ρ increases as the doping concentration n or p decreases.
또한 저항율(R)은 In addition, the resistivity (R) is
로 표현되므로 저항(R)은 저항율(ρ)에 비례한다.Since the resistance (R) is proportional to the resistivity (ρ).
t : 샘플(sample)의 두께, μn, μp: 이동도(mobility)이다.t is the thickness of the sample, μn, p is the mobility.
그리고 반도체 트랜지스터의 동작속도를 나타내는 일종의 지수인 시정수 τ는The time constant τ, which is an index indicating the operating speed of a semiconductor transistor,
τ=RC …………………………………………………………………(3)τ = RC... … … … … … … … … … … … … … … … … … … … … … … … … (3)
로 나타낼 수 있다.It can be represented as.
여기서 R은 저항, C는 캐패시턴스이다.Where R is the resistance and C is the capacitance.
상기 식(1), (2), (3)에서 보면 결함이 발생하여 결함부분에 의해 도핑농도(n 또는 p)가 감소하면 저항율(ρ)이 증가하고, 그에 따라 저항(R)이 증가하게 되어 시정수 τ가 증가하게 되므로 소자의 동작속도가 저하하게 된다.In the formulas (1), (2), and (3), when a defect occurs and the doping concentration (n or p) decreases due to the defective portion, the resistivity (ρ) increases, so that the resistance (R) increases. As a result, the time constant τ increases, so that the operation speed of the device decreases.
본 발명은 상기한 종래 바이폴라 트랜지스터의 제조방법에서 발생하는 문제점을 해결하기 위해 발명한 것으로서, 폴리층침식(poly attack)을 방지하기 위해 질화막과 폴리실리콘층 사이에 얇은 산화막을 증착시켜 질화막의 습식에칭시 폴리실리콘층의 침식을 방지하여 반도체소자의 전기적인 특성결함의 발생을 억제시킬 수 있는 바이폴라 트랜지스터의 제조방법을 제공함에 그 목적이 있다.The present invention has been invented to solve the problems occurring in the conventional method of manufacturing a bipolar transistor, and wet etching the nitride film by depositing a thin oxide film between the nitride film and the polysilicon layer in order to prevent poly attack. It is an object of the present invention to provide a method of manufacturing a bipolar transistor that can suppress the occurrence of electrical defects of a semiconductor device by preventing erosion of the polysilicon layer.
상기한 목적을 달성하기 위한 본 발명은 바이폴라 트랜지스터의 제조방법에 있어서, 실리콘기판상에 패드산화막(11)을 형성한 후 그 상부에 제 1 질화막(12)을 증착하고 그 위에 폴리실리콘층의 침식방지층으로 되는 얇은 산화막(13)을 형성한 후 제 1 폴리실리콘층(14) 및 제 2 질화막(15)을 순차적으로 증착하며, 그 상부에 제 2 폴리실리콘층(16)을 적층시키는 공정과, 전면에 포토레지스트를 도포하는 공정, 상기 포토레지스트를 패터닝하여 제 2 폴리실리콘층(16)을 선택 애칭하는 공정, 상기 포토레지스트를 제거하고 불순물을 이온 주입한 후 어닐링하는 공정, 상기 제 2 폴리실리콘층(16) 및 제 2 질화막(15)을 에칭하는 공정, 상기 제 1 폴리실리콘층(14)을 이온주입공정시에 도핑된 폴리실리콘층(18)과 도핑되지 않는 폴리실리콘층(19)으로 만들어 선택 에칭하는 공정, 상기 폴리실리콘층(18)에 질화붕소(BN)를 주입하는 공정, 상기 폴리실리콘층(18)을 부분적으로 열산화시켜 열산화막(19)을 형성하는 공정과, 상기 제 1 질화막(12)을 선택 에칭하는 공정을 구비하여서 이루어짐을 특징으로 한다.According to the present invention for achieving the above object, in the method of manufacturing a bipolar transistor, after forming the pad oxide film 11 on a silicon substrate, the first nitride film 12 is deposited thereon and the polysilicon layer is eroded thereon. Forming a thin oxide film 13 as a prevention layer, and subsequently depositing the first polysilicon layer 14 and the second nitride film 15, and laminating the second polysilicon layer 16 thereon; Applying photoresist to the entire surface, patterning the photoresist to selectively nick the second polysilicon layer 16, removing the photoresist, implanting impurities, and then annealing the second polysilicon Etching the layer 16 and the second nitride film 15, the first polysilicon layer 14 into a doped polysilicon layer 18 and an undoped polysilicon layer 19 during the ion implantation process. Make and select etching Process, injecting boron nitride (BN) into the polysilicon layer 18, partially thermally oxidizing the polysilicon layer 18 to form a thermal oxide film 19, and the first nitride film 12 ) And a step of selective etching.
또한 바이폴라 트랜지스터의 제조방법에 있어서, 외인성베이스영역을 한정하는 질화막과 그 질화막 상부에 위치한 폴리실리콘층 사이에 폴리실리콘층의 침식방지층으로서 질화막에 비해 에칭비가 현저하게 작은 매질을 증착시킴을 특징으로 한다.In addition, the method of manufacturing a bipolar transistor is characterized by depositing a medium having a significantly lower etching ratio than that of the nitride film as an erosion prevention layer of the polysilicon layer between the nitride film defining the exogenous base region and the polysilicon layer located above the nitride film. .
따라서 종래 바이폴라 트랜지스터의 제조방법과 비교해보면 본원 발명은 폴리실리콘층(18) 하단에 산화막(13)을 형성하여 제 1 질화막(12)의 에칭시 폴리실리콘층(18)이 불필요하게 침식되는 것을 방지함에 기술적인 특징이 있으며, 이를 실현하기 위해서는 에칭약품(etchant)의 선택사용이 매우 중요하며, 본 발명에서는 산화막과 폴리실리콘층의 에칭시에 에천트(etchant)로서 BOE(HF + NH4F)를 사용하고, 질화막의 에칭시에는 에천트로서 H3PO4를 사용한다.Therefore, in comparison with the conventional method of manufacturing a bipolar transistor, the present invention forms an oxide film 13 under the polysilicon layer 18 to prevent the polysilicon layer 18 from being unnecessarily eroded when the first nitride film 12 is etched. In order to realize this, selective use of an etchant is very important, and in the present invention, BOE (HF + NH 4 F) is used as an etchant during etching of the oxide film and the polysilicon layer. In the case of etching the nitride film, H 3 PO 4 is used as an etchant.
이하, 첨부도면을 참고하여 본 발명 바이폴라 트랜지스터의 제조방법을 상세하게 설명한다.Hereinafter, a method of manufacturing the bipolar transistor of the present invention will be described in detail with reference to the accompanying drawings.
제 2(a)-(d) 도는 본 발명 바이폴라 트랜지스터의 제조공정을 나타낸 단면도로서, 실리콘 기판상에 400Å∼600Å 두께의 패드산화막(11)을 형성한 다음 그 위에 제 1 질화막(12)을 1,000Å∼1,500Å 두께로 증착시키고 그 상부에 폴리실리콘층 침식방지층인 산화막(13)을 200Å 두께로 형성한후 제 1 폴리실리콘층(14)을 5,000Å∼6,000Å 두께로 제 2 질화막(15)을 1,000Å∼1,500Å 두께로 제 2 폴리실리콘층(16)을 6,000Å∼7,000Å 두께로 차례로 순차 침적시킨다.(제 2a 도). 이어 전면에 포토레지스트를 도포하고, 상기 포토레지스트를 패터닝하여 제 2 폴리실리콘층(16)을 BOE(HF + NH4F)를 사용하여 선택 에칭한 다음, 상기 포토레지스트를 제거하여 불순물을 이온주입한 후 어닐링하여 제 1 폴리실리콘층(14)을 이온주입 공정시에 도핑된 폴리실리콘층(18)과 도핑되지 않은 폴리실리콘층(17)으로 만들고 상기 제 2 폴리실리콘층(16), 제 2 질화막(15)을 에칭하여 제거한다(제 2b 도), 상기 이온주입공정시에 도핑된 폴리실리콘층(18)은 남기고 도핑되지 않은 폴리실리콘층(17)을 에칭하여 제거하고, 상기 폴리실리콘층(18)상에 질화붕소(BN)를 주입시킨 다음, 폴리실리콘층(18)을 부분열산화시켜 열산화막(19)을 형성한다(제 2c 도). 다음에는 상기 제 1 질화막(12)을 H3PO4를 사용 에칭하고(제 2d 도), 이어 통상적인 트랜지스터의 제조공정을 진행하여 바이폴라 트랜지스터를 제조한다.2 (a)-(d) are cross-sectional views illustrating a manufacturing process of the bipolar transistor of the present invention, in which a pad oxide film 11 having a thickness of 400 kPa to 600 kPa is formed on a silicon substrate, and then a first nitride film 12 is formed on the silicon nitride film. After depositing a film having a thickness of 1 to 1500 Å and forming an oxide film 13 as a polysilicon layer erosion prevention layer at a thickness of 200 Å, the first polysilicon layer 14 having a thickness of 5,000 Å to 6,000 Å and a second nitride film 15 The second polysilicon layer 16 is sequentially deposited to a thickness of 6,000 kPa to 7,000 kPa in order of 1,000 kPa to 1,500 kPa. (FIG. 2A). Then, a photoresist is applied to the entire surface, and the photoresist is patterned to selectively etch the second polysilicon layer 16 using BOE (HF + NH 4 F), and then the photoresist is removed to implant impurities. And then annealed to make the first polysilicon layer 14 into a doped polysilicon layer 18 and an undoped polysilicon layer 17 during the ion implantation process, and the second polysilicon layer 16, the second The nitride film 15 is etched and removed (FIG. 2b), and the doped polysilicon layer 18 is etched away while leaving the doped polysilicon layer 18 during the ion implantation process, and the polysilicon layer is removed. After boron nitride (BN) is implanted on (18), the polysilicon layer 18 is partially thermally oxidized to form a thermal oxide film 19 (FIG. 2C). Next, the first nitride film 12 is etched using H 3 PO 4 (FIG. 2d), and then a conventional transistor manufacturing process is performed to produce a bipolar transistor.
제 3(a)-(i) 도는 본 발명의 일실시예에 따른 NPN 바이폴라 트랜지스터의 제조공정 순서를 도시한 단면도로서, 제 3a 도에 도시한 바와 같이 P형 단결정 실리콘기판(101)상에 제 1 산화막(103)을 증착시킨 후 전면에 포토레지스트를 도포하고 N+매몰층(102)을 형성하기 위해 제 1 산화막(103)을 선택 에칭한후 포토레지스트를 제거한다.3 (a)-(i) are sectional views showing a manufacturing process sequence of an NPN bipolar transistor according to an embodiment of the present invention, and are shown on the P-type single crystal silicon substrate 101 as shown in FIG. 3A. After depositing the first oxide film 103, the photoresist is coated on the entire surface, and the first oxide film 103 is selectively etched to form the N + buried layer 102, and then the photoresist is removed.
이어, 이온주입법에 의해 불순물을 이온주입하고 고드라이브 인(drive-in) 확산을 하여 N+매몰층(102)을 형성한 후 N-에피층(104)을 에피택셜 성장시킨다.Subsequently, impurities are implanted by ion implantation and high drive-in diffusion is performed to form the N + buried layer 102, and then the N − epitaxial layer 104 is epitaxially grown.
계속하여 상기 N-에피층(104)상 전면에 제 1 패드산화막, 실리콘질화막(Si3N4)을 차례로 증착시킨 후 전면에 포토레지스트를 도포하여 제 1 LOCOS 분리층을 형성하기 위해 패터닝하고 실리콘질화막을 선택적으로 에칭한 다음 포토레지스트를 제거하여 실리콘질화막을 마스크로 불순물을 이온주입하여 제 1 LOCOS 분리층을 형성한다.Subsequently the N - epitaxial layer 104, the entire surface of the first pad oxide film, a silicon nitride film (Si 3 N 4) a patterning for coating a photoresist on the front after the deposition in order to form the first LOCOS isolation layer, and silicon The nitride film is selectively etched, and then the photoresist is removed to implant ions into the silicon nitride film using a mask to form a first LOCOS separation layer.
이어, 남아있는 실리콘질화막, 제 1 패드산화막을 에칭한 후 LOCOS 분리층을 세척한다. 계속해서 상기 제 1 LOCOS 분리층상에 제 2 패드산화막, 실리콘질화막을 차례로 증착한 후 실리콘질화막을 반응성 이온에칭(Reactive Ion Etching)으로 선택 에칭하고 포토레지스트를 도포하여 채널을 형성하기 위해 패터닝한 다음, 여기에 불순물을 이온주입하고 상기 포토레지스트를 제거한 후 고온에서 어닐링한다.Subsequently, the remaining silicon nitride film and the first pad oxide film are etched and the LOCOS separation layer is washed. Subsequently, a second pad oxide film and a silicon nitride film are sequentially deposited on the first LOCOS isolation layer, and then the silicon nitride film is selectively etched by reactive ion etching and photoresist is applied and patterned to form a channel. The impurities are implanted therein, the photoresist is removed, and then annealed at a high temperature.
다음에는 실리콘산화막, 실리콘질화막을 증착하고 그위에 포토레지스트를 도포하여 제 2 LOCOS 분리층(105)을 형성하기 위해 패터닝한 후 실리콘질화막을 선택적으로 에칭한 다음 불순물을 이온주입하고 산화하여 제 2 LOCOS 분리층(105)을 형성한 후 포토레지스트, 실리콘질화막, 실리콘산화막을 차례로 제거한다.Next, a silicon oxide film and a silicon nitride film are deposited, and a photoresist is applied thereon to be patterned to form a second LOCOS isolation layer 105. Then, the silicon nitride film is selectively etched, and then ion implanted and oxidized to form a second LOCOS. After forming the separation layer 105, the photoresist, the silicon nitride film, and the silicon oxide film are sequentially removed.
그후 제 3b 도에 나타낸 바와 같이, 제 2 LOCOS 분리층(105) 및 N-에피층(104)상에 400Å∼600Å 두께의 제 3 패드산화막(106)을 형성하고 상기 제 3 패드산화막(106)상에 1,000Å∼1,500Å 두께의 실리콘질화막(107)을 증착시킨후 폴리실리콘층 침식방지를 위한 200Å 두께의 얇은 산화막(108)을 증착시킨다. 이어, 상기 산화막(108)상의 전면에 포토레지스트(109)를 도포하여 포토레지스트(109)를 개공부를 갖도록 패턴화하고 상기 포토레지스트(109)를 마스크로 하여 상기 형성된 개공부를 통해 얇은 산화막(108), 실리콘질화막(107)을 에칭한 후, 이온주입법으로 불순물을 주입한다.Thereafter, as shown in FIG. 3B, a third pad oxide film 106 having a thickness of 400 kPa to 600 kPa is formed on the second LOCOS isolation layer 105 and the N - epi layer 104, and the third pad oxide film 106 is formed. After depositing a silicon nitride film 107 having a thickness of 1,000 Å to 1500 Å on it, a thin oxide film 108 having a thickness of 200 Å is deposited to prevent erosion of the polysilicon layer. Subsequently, a photoresist 109 is coated on the entire surface of the oxide film 108 to pattern the photoresist 109 to have an opening, and a thin oxide film is formed through the formed opening using the photoresist 109 as a mask. 108) After the silicon nitride film 107 is etched, impurities are implanted by ion implantation.
이어 제 3c 도에 도시한 바와 같이 습식에칭법으로 제 3 패드산화막(106)을 에칭하고 상기 포토레지스트(109)를 제거한 후 폴리실리콘층(110, 111)을 5,000Å∼6,000Å 두께로 증착시킨다. 여기에 실리콘질화막(112)을 증착시키고, 그 위에 포토레지스트를 도포하여 LOCOS 분리영역을 형성하기 위해 폴리실리콘층(110, 111)상에 개공부를 갖도록 포토레지스트를 도포하여 패터닝하여 상기 포토레지스트를 마스크로 실리콘질화막(112)을 에칭한다. 이어, 상기 폴리실리콘층(110, 111)을 선택적으로 산화시켜 폴리- LOCOS 산화층(113)을 형성한 후 상기 포토레지스트, 실리콘질화막(112)을 에칭한다.Subsequently, as shown in FIG. 3C, the third pad oxide layer 106 is etched by wet etching, the photoresist 109 is removed, and the polysilicon layers 110 and 111 are deposited to a thickness of 5,000 kPa to 6,000 kPa. . The silicon nitride film 112 is deposited thereon, and a photoresist is applied on the polysilicon layers 110 and 111 to pattern the photoresist to form a LOCOS isolation region. The silicon nitride film 112 is etched with a mask. Subsequently, the polysilicon layers 110 and 111 are selectively oxidized to form a poly-LOCOS oxide layer 113 and then the photoresist and silicon nitride layer 112 are etched.
계속해서 제 3d 도에 나타낸 바와 같이 실리콘질화막(114)을 1,000Å∼1,500Å 두께로 증착시키고 폴리실리콘층(115)을 6,000Å∼7,000Å 두께로 증착시킨 다음 상기 폴리실리콘층(115)상에 포토레지스트를 도포하여 에미터형성영역 및 콜렉터형성영역상의 폴리실리콘층(115)만 남도록 패터닝하여 폴리실리콘층(115)을 선택 에칭한다. 이어, 상기 포토레지스트를 제거하고, 예컨대 가속전압 100∼120Kev, 도오즈량 1.6E16/cm2조건에서 붕소(B+)를 이온주입한 후 다시 가속전압 70∼90Kev, 도오즈량 1.4E16/cm2의 조건에서 붕소(B+)를 더블 이온주입한다. 그후, 900℃로 30분동안 질소(N2) 분위기에서 열처리하는 어닐링(annaling)공정을 행한 후 제 3e 도에 도시한 바와 같이 상기 6,000Å∼7,000Å 두께의 폴리실리콘층(115)을 제거하고 1,000Å∼1,500Å 두께의 실리콘질화막(114)을 제거하며, 폴리-LOCOS 산화막(113) 및 폴리실리콘층(10, 111)상에 에미터창용 실리콘질화막(116)을 증착시키고, 폴리실리콘층(117)을 증착시킨 다음 그 전면에 포토레지스트를 도포하여 에미터창의 형성을 위해 패터닝하고 상기 폴리실리콘층(117), 실리콘질화막(116)을 에칭한 후 상기 포토레지스트를 제거한다.Subsequently, as shown in FIG. 3D, the silicon nitride film 114 is deposited to have a thickness of 1,000 to 1,500 mW, and the polysilicon layer 115 is deposited to a thickness of 6,000 mW to 7,000 mW, and then on the polysilicon layer 115. The photoresist is applied and patterned so that only the polysilicon layer 115 on the emitter forming region and the collector forming region remains, thereby selectively etching the polysilicon layer 115. Subsequently, the photoresist is removed, and, for example, ion implanted boron (B + ) under the acceleration voltage of 100 to 120 Kev and the dose amount of 1.6E16 / cm 2 , followed by the acceleration voltage of 70 to 90 Kev and the dose amount of 1.4E16 / cm. Under the condition of 2 , boron (B + ) is double ion implanted. Thereafter, an annealing process of heat treatment in a nitrogen (N 2 ) atmosphere at 900 ° C. for 30 minutes is performed, and then the polysilicon layer 115 having a thickness of 6,000 kPa to 7,000 kPa is removed as shown in FIG. The silicon nitride film 114 having a thickness of 1,000 Å to 1500 Å was removed, and the silicon nitride film 116 for emitter window was deposited on the poly-LOCOS oxide film 113 and the polysilicon layers 10 and 111, and the polysilicon layer ( 117 is deposited, and then a photoresist is applied to the entire surface to pattern the emitter window to form the emitter window, and the photoresist is removed after etching the polysilicon layer 117 and the silicon nitride layer 116.
그 다음 제 3f 도에 나타낸 바와 같이 폴리실리콘층(117), 실리콘질화막(116)을 전부 에칭한 후 상기 5,000Å∼6,000Å 두께의 폴리실리콘층(110, 111)을 선택적으로 부분 에칭한다. 이어, 외인성베이스전극인 도핑된 폴리실리콘층(110)에 삼산화붕소(B2O3), 글래스(glass)에 둘러쌓여진 고체상태 소오스인 질화붕소(BN)를 950℃에서 40분동안 시트저항(sheet resistance) 500Ω으로 침적시킨 후 상기 폴리실리콘층(110)을 2,000Å∼3,000Å 두께로 산화하여 폴리실리콘산화막(118)을 형성하고 에미터영역의 얇은 산화막(108) 및 9,000Å 정도 두께의 실리콘질화막(107)을 170℃에서 인산화합물로 습식에칭한 후 차후 공정에서 형성될 외인성베이스영역인 도핑된 폴리실리콘층(110)을 연결하고 400Å∼600Å 두께의 패드산화막(106)을 습식에칭한다.Then, as shown in FIG. 3F, the polysilicon layer 117 and the silicon nitride film 116 are all etched, and then the polysilicon layers 110 and 111 having a thickness of 5,000 kPa to 6,000 kPa are selectively partially etched. Subsequently, boron trioxide (B 2 O 3 ) and boron nitride (BN), a solid-state source enclosed in glass, were deposited on the exogenous base electrode doped polysilicon layer 110 at 950 ° C. for 40 minutes. sheet resistance) After deposition to 500 Ω, the polysilicon layer 110 is oxidized to a thickness of 2,000 Å to 3,000 Å to form a polysilicon oxide film 118, and the thin oxide film 108 in the emitter region and the silicon having a thickness of about 9,000 Å The nitride film 107 is wet-etched with a phosphate compound at 170 ° C., and then the doped polysilicon layer 110, which is an exogenous base region to be formed in a subsequent process, is connected, and the pad oxide film 106 having a thickness of 400 kPa to 600 kPa is wet-etched.
이어, 제 3g 도에 도시한 바와 같이 2,000Å 두께의 폴리실리콘층(119)을 충진시킨후 900℃로 30분동안 질소(N2) 분위기에서 드라이브-인 확산을 하여 도핑된 폴리실리콘층(110)에 포함된 붕소이온들을 충진된 폴리실리콘층(119)과 실리콘기판의 외인성베이스영역으로 확산시킨다.Subsequently, as shown in FIG. 3g, the polysilicon layer 119 having a thickness of 2,000 kPa was filled, and then doped polysilicon layer 110 was subjected to drive-in diffusion in a nitrogen (N 2 ) atmosphere at 900 ° C. for 30 minutes. ) Boron ions are diffused into the polysilicon layer 119 and the exogenous base region of the silicon substrate.
그 다음에 제 3h 도에 나타낸 바와 같이 수산화칼륨(KOH)을 이용하여 붕소이온이 확산되지 않은 상기 폴리실리콘층(119)을 부분적으로 부분에칭하고 산화공정으로 도핑된 폴리실리콘층(110)과 단결정실리콘기판을 동시에 산화시켜 700Å∼1,000Å 두께의 산화막(120)을 형성한 후 이온주입법으로 외인성베이스영역에 불순물을 주입한다.Next, as shown in FIG. 3H, the polysilicon layer 119, which is not diffused with boron ions, is partially partially etched using potassium hydroxide (KOH), and the polysilicon layer 110 and the single crystal doped by the oxidation process are shown. The silicon substrate is simultaneously oxidized to form an oxide film 120 having a thickness of 700 kPa to 1,000 kPa, and impurities are implanted into the exogenous base region by ion implantation.
계속해서 제 3i 도에 도시한 바와 같이 에미터/외인성베이스간에 절연용 LTO(Low Temperature Oxide)막(121)을 1,000Å∼2,000Å 두께로 증착시키고 에미터 전극용 폴리실리콘층(122)을 2,000Å∼3,000Å 두께로 증착시킨후 드라이 에칭하여 폴리실리콘층(122) 스페이서를 형성한다.Subsequently, as shown in FIG. 3i, an insulating low temperature oxide (LTO) film 121 is deposited to have a thickness of 1,000 kPa to 2,000 kPa between the emitter / exogenous base and the polysilicon layer 122 for the emitter electrode is 2,000. After deposition to a thickness of to 3,000Å, dry etching is performed to form the polysilicon layer 122 spacer.
이어, 상기 산화막(120)을 500Å 두께만 남도록 반응성 이온에칭(Reactive Ion Etching ; RIE)법으로 에칭하고 다시 습식에칭으로 진성베이스상부를 완전히 에칭하고 에미터 폴리실리콘층(122)을 3,000Å 두께만큼 다시 증착시켜 불순물을 이온주입하고 고온에서 어닐링한다. 그리고 포토레지스트를 도포하여 에미터 전극용 폴리실리콘층(122)을 형성하기 위해 패터닝하여 폴리실리콘층(122)을 반응성 이온에칭(RIE)법으로 선택적으로 에칭한 다음 포토레지스트를 제거한다.Subsequently, the oxide film 120 is etched by reactive ion etching (RIE) so that only 500 μm of thickness is left, and the upper portion of the intrinsic base is completely etched by wet etching, and the emitter polysilicon layer 122 is 3,000 mm thick. It is deposited again to ion implant impurities and anneal at high temperature. The photoresist is then patterned to form the polysilicon layer 122 for the emitter electrode to selectively etch the polysilicon layer 122 by reactive ion etching (RIE) and then remove the photoresist.
다시 전면에 포토레지스트를 도포하여 제 1 베이스전극을 형성하기위해 패터닝하고 제 1 베이스전극 형성 부분의 산화막(118)을 에칭한후 포토레지스트를 제거한다. 계속해서 층간절연막인 산화막(124)을 증착시키고 폴리실리콘층을 증착시킨후 이온주입법으로 불순물을 주입하고 어닐링한 다음 포토레지스트를 도포하여 고저항영역 형성을 위해 패터닝하고 에칭한 후 포토레지스트를 제거한다.The photoresist is applied to the entire surface to be patterned to form the first base electrode, and the photoresist is removed after etching the oxide film 118 of the first base electrode forming part. Subsequently, an oxide film 124, which is an interlayer insulating film, is deposited, a polysilicon layer is deposited, impurities are implanted and annealed by ion implantation, a photoresist is applied, patterned and etched to form a high resistance region, and the photoresist is removed. .
그후, 산화막(124)을 증착하고 다시 포토레지스트를 도포한 후 에미터-베이스-콜렉터영역을 콘택(contact)하기 위해 패터닝하고 산화막을 부분에칭하여 포토레지스트를 제거한 다음, 금속을 스퍼터링하고 포토레지스트를 도포하여 패터닝한 후 에미터-베이스-콜렉터영역외의 금속막을 에칭한 다음 포토레지스트를 제거하고 합금한다. 이와 같은 공정들의 진행에 의해 NPN 바이폴라 트랜지스터의 제조가 완성된다.After that, the oxide film 124 is deposited and the photoresist is applied again, and then patterned to contact the emitter-base-collector region, the oxide film is partially etched to remove the photoresist, and then the metal is sputtered and the photoresist is removed. After coating and patterning, the metal film outside the emitter-base-collector region is etched, then the photoresist is removed and alloyed. Through such processes, the production of NPN bipolar transistors is completed.
본 발명 바이폴라 트랜지스터의 제조방법은 NPN 바이폴라 트랜지스터 뿐만 아니라 PNP 바이폴라 트랜지스터의 제조공정에도 사용할 수 있고, 또 상기 제조공정중 얇은 산화막의 증착공정에 있어서 폴리층의 침식방지층으로 인산(H3PO3) 화합물에 의한 에칭비가 실리콘질화막보다 작은 매질을 증착하여 사용할 수 있음도 물론이다. 또한 폴리실리콘층의 하부를 산화하여 폴리실리콘층의 침식방지층으로 사용할 수 있으며, 실리콘질화막의 에칭에는 습식에칭법 뿐만 아니라 약품을 증발시켜 가스화하여 에칭하여 CDE(chemical dry etching)나 등방성 건식에칭법을 이용할 수 있다.The method for producing a bipolar transistor of the present invention can be used not only for NPN bipolar transistors but also for manufacturing PNP bipolar transistors. In addition, a phosphoric acid (H 3 PO 3 ) compound is used as an anti-erosion layer of a poly layer in the deposition process of a thin oxide film. Of course, it is also possible to deposit and use a medium whose etching ratio is smaller than that of the silicon nitride film. In addition, the lower part of the polysilicon layer may be oxidized to be used as an erosion prevention layer of the polysilicon layer.In addition to the wet etching method, the etching of the silicon nitride layer may be carried out by evaporating and chemically evaporating the chemical to perform the chemical dry etching (CDE) or isotropic dry etching method. It is available.
본 발명은 상술한 실시예에 한정되지 않고 본 발명의 요지를 이탈하지 않는 범위내에서 다양한 변화와 수정이 가능하다.The present invention is not limited to the above-described embodiments, and various changes and modifications can be made without departing from the gist of the present invention.
이상 설명한 바와 같이 종래 바이폴라 트랜지스터의 제조에 있어서는 실리콘질화막의 습식에칭시 외인성베이스로 사용되는 도핑된 폴리실리콘층이 장시간 동안 인산(H3PO3) 화합물에 노출되어 침식을 받게 되고 습식에칭된 실리콘질화막과 산화막 부분에 채워지는 도핑되지 않은 폴리실리콘층이 불완전하게 충진(refill)됨으로써 구조적인 결함이 발생하고 그 결함에 따른 소자의 전기적 특성상에 결함이 발생하였으나, 본 발명 바이폴라 트랜지스터의 제조방법은 실리콘질화막과 폴리실리콘층 사이에 산화막을 얇게 도포함으로써 폴리실리콘층이 불균일하게 에칭되는 구조적인 결함과 그에 따른 바이폴라 트랜지스터의 동작속도 저하와 같은 전기적인 특성결함을 제거시킬 수 있으며, 실리콘질화막의 습식에칭시 용이한 공정조건을 가짐으로써 반도체소자의 안전화에 크게 기여할 수 있는 유용한 발명이다.As described above, in the fabrication of conventional bipolar transistors, a doped polysilicon layer used as an exogenous base during wet etching of a silicon nitride film is exposed to a phosphate (H 3 PO 3 ) compound for a long time to be eroded, and a wet etched silicon nitride film. Incomplete filling of the undoped polysilicon layer filled in the peroxide layer caused structural defects and defects in the electrical characteristics of the device according to the defects. However, the method of manufacturing the bipolar transistor of the present invention is a silicon nitride film. By applying a thin layer of oxide between the polysilicon layer and the polysilicon layer, structural defects in which the polysilicon layer is etched unevenly and electrical characteristic defects such as deterioration of the operation speed of the bipolar transistor can be removed, and wet etching of the silicon nitride film can be easily performed. Half by having one process condition It is a useful invention that can contribute significantly to the stabilization of the body element.
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| KR (1) | KR940010516B1 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117239A (en) * | 1981-01-12 | 1982-07-21 | Toshiba Corp | Forming method for polycrystal silicon pattern |
| JPH01112770A (en) * | 1987-10-27 | 1989-05-01 | Toshiba Corp | Manufacture of semiconductor device |
-
1991
- 1991-09-30 KR KR1019910017110A patent/KR940010516B1/en not_active IP Right Cessation
-
1992
- 1992-04-16 JP JP4096249A patent/JPH05129318A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129318A (en) | 1993-05-25 |
| KR930006968A (en) | 1993-04-22 |
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