KR940008572Y1 - Tracking preset automatic regulating circuit for vtr - Google Patents

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Abstract

내용 없음.No content.

Description

VTR의 트랙킹 프리셋트 자동조정회로VTR tracking preset automatic adjustment circuit

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 고안에 따른 회로의 파형도.2 is a waveform diagram of a circuit according to the present invention.

제3도는 제1도중 포락선 검출기(10)의 내부회로도.3 is an internal circuit diagram of the envelope detector 10 in FIG.

제4도는 제1도중 적분기(20)의 내부회로도.4 is an internal circuit diagram of the integrator 20 of FIG.

제5도는 제1도중 마이컴(40)에서 출력하는 파형도.5 is a waveform diagram output from the microcomputer 40 of FIG.

제6도는 본 고안에 따른 회로의 흐름도.6 is a flowchart of a circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 포락선 검출기 20 : 적분기10: envelope detector 20: integrator

30 : A/D변환기 40 : 마이컴30: A / D converter 40: Microcomputer

50 : 가변지연부 60 : EEPROM50: variable delay unit 60: EEPROM

본 고안은 VTR(Video Tape Recorder)에 관한 것으로, 특히 트랙킹 리셋트(Tracking Reset)자동조정회로에 관한 것이다.The present invention relates to a VTR (Video Tape Recorder), and more particularly, to a tracking reset automatic adjustment circuit.

종래의 VTR에 있어서 테이프 주행의 제어를 위하여 캡스턴 모터(Capstan Motor) 및 드럼모터를 정속 및 정위상 제어회로를 사용하고 있는데 드럼의 비디오 헤드로 부터 컨트롤 헤드까지의 거리가 정확하게 관리되어야 한다. 상기 정확하게 관리하기 위해서는 오디오 컨트롤 헤드 어셈블리(Assembly)옆에 테이프 너트를 부착하여 제조공정에서 조정해야 한다. 그런데 테이프 너트의 팽창수축에 의해 조정점이 틀리게 된다. 상기 테이프너트의 작용을 보면 재생시 컨트롤 펄스의 재생위상에 관계되며 녹화시 컨트롤 펄스의 기록위상에 관계된다. 즉 테이프 너트를 돌려 ACE(Audio Control Erazer)헤드의 위치가 드럼에서 규정 위치보다 멀어진 경우 재생중이라면, 컨트롤신호의 픽업(Pick up)이 비디오 헤드로 부터 컨트롤 헤드까지의 거리가 정확하게 관리해야하는데 이 거리가 VTR마다 다르게 되면 화면의 노이즈가 끼게 된다. 그래서 리셋트 조정이 완료된 VTR에 조정용 표준 테이프를 재생하여 VTR 재생회로의 재생 FM신호가 최대가 되도록 ACE헤드의 위치 조정을 했는데 제조공정에서 기계적인 수동조정을 해야하는 문제가 있었다.In the conventional VTR, the capstan motor and the drum motor use constant speed and phase control circuits to control the tape running. The distance from the video head of the drum to the control head must be managed accurately. In order to maintain this accuracy, a tape nut is attached to the side of the audio control head assembly and adjusted in the manufacturing process. However, the adjustment point is incorrect due to the expansion and contraction of the tape nut. The action of the tape nut is related to the retardation phase of the control pulse during reproduction and to the recording phase of the control pulse during recording. In other words, if the ACE (Audio Control Erazer) head is moved away from the drum by turning the tape nut, if the playback is in progress, the pick-up of the control signal must be managed accurately from the video head to the control head. If the distance is different for each VTR, the screen noise will occur. Thus, the ACE head was positioned so that the reproduction FM signal of the VTR regeneration circuit was maximized by reproducing the standard tape for adjustment in the VTR where the reset adjustment was completed, but there was a problem of mechanical manual adjustment in the manufacturing process.

따라서 본 고안의 목적은 재생 FM신호의 포락선 신호를 판단하여 자동으로 트랙킹 리셋트를 할 수 있는 VTR의 트랙킹 프리셋트 자동조정회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a tracking preset automatic adjustment circuit of a VTR capable of automatically resetting a tracking signal by judging an envelope signal of a reproduction FM signal.

이하 본 고안을 도면을 감조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제1도는 본 고안의 회로도로서, 재생FM신호를 포락선 신호로 변환하는 포락선 검출기(10)와, 상기 포락선 검출부(10)의 출력신호를 적분하여 적분제어신호(1)에 의해 출력하는 적분기(20)와, 상기 적분기(20)의 출력신호를 디지털로 변환하는 A/D변환기(30)와, 상기 A/D변환기(30)의 출력신호에 의해 리셋트 실정하는 마이컴(40)과, 상기 마이컴(40)에서 메모리된 최대인 프리셋트 데이터를 시리얼 통신출력 하여 지연시간을 주는 가변지연부(50)와, 상기 가변지연부(50)로 인가된 테이터를 기억시키는 EEPROM(Electrically Erasable Programmable Read Only Memory) (60)와, 상기 마이컴(40) 프리셋트 스타트 입력단자(PR)에 접속되어 프리셋트 테이터 검출을 시작하는 프리셋트 스타트 스위치(SW)로 구성한다.FIG. 1 is a circuit diagram of the present invention, and includes an envelope detector 10 for converting a reproduction FM signal into an envelope signal, and an integrator 20 for integrating the output signal of the envelope detector 10 and outputting it by the integral control signal 1. ), An A / D converter 30 for converting the output signal of the integrator 20 to digital, a micom 40 for reset by the output signal of the A / D converter 30, and the micom A variable delay unit 50 which gives a delay time by serially outputting the maximum preset data memorized at 40 and an EEPROM (Electrically Erasable Programmable Read Only Memory) storing data applied to the variable delay unit 50. And a preset start switch (SW) connected to the microcomputer (40) preset start input terminal (PR) to start detecting preset data.

제2도는 본 고안에 따른 회로의 파형도이고, 제3도는 제1도중 포락선 검출기(10)의 내부 회로도이며, 제4도는 제1도중 적분기(20)의 내부회로도이고, 제5도는 제1도중 마이컴(40)에서 출력하는 파형도이다.2 is a waveform diagram of a circuit according to the present invention, FIG. 3 is an internal circuit diagram of the envelope detector 10 in FIG. 1, FIG. 4 is an internal circuit diagram of the integrator 20 in FIG. 1, and FIG. 5 is in FIG. This is a waveform diagram output from the microcomputer 40.

제6도는 본 고안에 따른 회로의 흐름도로서, 프리셋트 초기치를 출력하여 적분 컨트롤 신호를 로우로 한 후 리셋트 데이터 및 적분 피크치를 기억시키는 제1과정과, 상기 제1과정 수행 후 샘플링 데이터가 최대치인가를 체크하여 최대치가 아니면 프리셋트 시간을 증가하는 제2과정과, 상기 최대치이면 프리셋트 출력값을 산정하여 프리셋트 테이터를 출력하는 제3과정으로 이루어진다.6 is a flow chart of a circuit according to the present invention, the first process of outputting a preset initial value to low the integral control signal and storing the reset data and the integral peak value, and the sampling data after the first process is the maximum value If it is not the maximum value by checking the authorization is a second step of increasing the preset time, and if the maximum value is a third step of outputting the preset data by calculating the preset output value.

상술한 구성에 의거 본 고안을 제1-7도를 참조하여 상세히 설명한다.Based on the above configuration, the present invention will be described in detail with reference to FIGS. 1-7.

우선 프리셋트 실정 마이컴(40)의 기능은 제2도(b)파형과 같은 시리얼 통신 출력으로 캡스턴 위상제어를 위해 가변지연부(50)에 프리셋트 시간(Tp)의 최소치를 먼저 입력한다. 상기 최소치 입력은 충분한 지연을 하여 충분한 지연인가를 확인한 후 포락선신호를 적분하게 된다. 그래서 캡스턴 위상제어 응답속도를 고려한 헤드스위치(HSW)신호의 1주기 이상의 지연시간(TC)후의 제2도(가)파형과 같은 헤드스위치(HSW)신호의 라이징 엣지(rising Edge)시간에 적분기(20)에서 포락선검출기(10)로부터 인가되는 포락선신호(Vi)의 적분을 시작한다. 상기 적분한 신호(Vo)는 A/D변환기(30)를 통해 디지털로 변환하여 상기 헤드스위치(HSW)신호의 풀링 엣지(Faklling Edge)에서 이 디지털로 변환한 적분치를 읽어 들이고, 이 적분치를 리셋트하여 적분제어단자(C)로부터 인가되는 적분 제어신호(1)가 로우에서 하이로 된다.First, the function of the preset actual microcomputer 40 is a serial communication output such as the waveform of FIG. 2 (b) and first inputs the minimum value of the preset time Tp to the variable delay unit 50 for capstan phase control. The minimum input is integrated with the envelope signal after confirming whether the delay is sufficient by performing a sufficient delay. Therefore, the integrator is applied to the rising edge time of the head switch (HSW) signal such as the second-degree waveform after the delay time TC of one or more cycles of the head switch (HSW) signal considering the capstan phase control response speed. In 20, the integration of the envelope signal Vi applied from the envelope detector 10 is started. The integrated signal Vo is digitally converted by the A / D converter 30 to read the digitally integrated integral value at the pulling edge of the head switch signal HSW, and the integral value is read. Set, the integral control signal 1 applied from the integral control terminal C goes from low to high.

이때의 프리셋트 시간(TP)과 포락선 적분 피크치를 제2도(g)파형과 같이 마이컴(40)내의 램에 메모리하고 프리셋트시간(TP) 테이터를 Tp만큼 증가시키며 Tp의 증가분이 16.67ms 이상일때 까지 상기 과정을 반복한다. 상기 과정의 반복으로 N개의 프리셋트 시간(TP)과 N개 적분치를 제2도 (g)파형과 같이 메모리 한다. 제1도의 동작파형이 제2도에 나타내는데 제2도(c)파형과 같은 재생 FM신호가 제3도와 같이 전파정류기 및 로우패스필터(LPF)로 구성된 포락선 검출기(10)를 동해 제2도(d)파형과 같이 포락선 신호가 된다. 상기 포락선 신호가 제4도와 같이 구성된 적분기(20)를 통해 적분되어 제2도(f)파형과 같이 되는데 마이컴(40)의 적분 제어단자(C)로부터 인가되는 이 적분기(20)의 적분 제어신호(1)가 제2도(e)파형과 같이 된다. 상기 제4도의 구성은 포락선검출기(10)의 출력신호(Vi)가 연산증폭기(OP)의 비반전 입력단자로 입력하고 반전입력단자에는 저항(R)을 연결하여 접지함과 동시에 캐패시터(C)를 연결하여 연산증폭기(OP) 출력단자에 연결한다.At this time, the preset time (TP) and the envelope integral peak value are stored in the RAM in the microcomputer 40 as shown in the second degree (g) waveform, the preset time (TP) data is increased by Tp, and the increase of Tp is 16.67 ms or more. Repeat the above process until. By repeating the above process, N preset times (TP) and N integrals are stored as shown in FIG. 2 (g). The operation waveform of FIG. 1 is shown in FIG. 2, and the reproduction FM signal such as the waveform of FIG. 2 (c) is driven by the envelope detector 10 composed of a full-wave rectifier and a low pass filter (LPF) as shown in FIG. d) Like a waveform, it becomes an envelope signal. The envelope signal is integrated through the integrator 20 configured as shown in FIG. 4 to form a waveform of FIG. 2 (f), and the integral control signal of the integrator 20 applied from the integral control terminal C of the microcomputer 40. (1) becomes the waveform of FIG. 2 (e). In FIG. 4, the output signal Vi of the envelope detector 10 is input to the non-inverting input terminal of the operational amplifier OP and grounded by connecting a resistor R to the inverting input terminal. Connect to the op amp output terminal.

상기 연산증폭기(OP)를 통한 연산증폭된 신호가 저항을(R)을 통해 출력하는데 이 출력신호는 적분 제어신호(1)가 하이에서 로우가 될때 이 로우신호가 저항(R)을 통해 트랜지스터(Q)를 턴오프될때만 출력된다. 테이터 수량은 리셋트 조정의 정도와 관계가 있는데 기존방식에서 프리셋트 조정의 오차를 ±0.5로 제한하고 있으므로 ΔTp는 0.5ms선정하며 가변범위를 0-16.67ms(스위치(SW) 펄스 1/2주기)로 할 필요가 있다. 그러므로 데이터 수는 34개(=16.67/0.5+1)으로 메모리 소요량은 34×2×바이트=68바이트이다. 제2도(g) 및 (h)파형과 같이 메모리된 데이터중 포락선 적분 피크치가 최대인 프리셋트 데이터를 제5도와 같은 시리얼 통신출력(CLk, Csp, Datap)으로 가변지연부(50)에 입력시킨다.The operation-amplified signal through the operational amplifier (OP) outputs a resistor (R). When the integral control signal (1) goes from high to low, this low signal is transmitted through the resistor (R). Output only when Q) is turned off. The quantity of data is related to the degree of reset adjustment. In the conventional method, the error of preset adjustment is limited to ± 0.5, so ΔTp is 0.5ms and the variable range is 0-16.67ms (1/2 cycle of SW pulse). It is necessary to do Therefore, the number of data is 34 (= 16.67 / 0.5 + 1), and the memory requirement is 34 x 2 x bytes = 68 bytes. Preset data having the largest envelope integrated peak value among the data stored as waveforms shown in FIG. 2 (g) and (h) is input to the variable delay unit 50 through the serial communication outputs CLk, Csp and Datap as shown in FIG. Let's do it.

포락선 피크치 데이터가 짝수일때는 중앙 2개의 프리셋트 데이터의 중앙값을 출력시키고, 홀수일때는 중앙의 프리셋트 데이터를 출력시킨다.If the envelope peak value data is even, the median value of the center two preset data is outputted, and if it is odd, the center preset data is outputted.

상기 프리셋트 테이터 검출과정은 마이컴(40)의 프리셋트 스타트 입력단자(PR)에 접속되어 프리셋트 스타트 스위치(SW)입력시 스타트되며 제6도 흐름도를 보며 하기에 설명한다.The preset data detection process is connected to the preset start input terminal PR of the microcomputer 40 and is started when the preset start switch SW is input.

먼저 (1A)단계에서 프리셋트 초기치를 출력하여 (2A)단계에서 적분 제어신호(1)가 하이에서 로우로 출력한후(3A)단계를 수행한다.First, the preset initial value is output in step 1A, and the integration control signal 1 is output from high to low in step 2A, and then step 3A is performed.

상기 (3A)단계에서는 프리셋트 데이터 및 적분 피크치를 메모리시키고 (4A)단계에서 샘플링 테이터수(N)가 최대치 인가를 체크하여 최대치가 아니면 (5A)단계를 수행하고 최대치이면 (6A)단계를 수행한다.In step (3A), the preset data and the integral peak value are memorized, and in step (4A), it is checked whether the number of sampling data (N) is the maximum value, and if it is not the maximum value, step (5A) is performed. do.

상기 (5A)단계에서 프리셋트 시간(TP)을 증가하여 다시 (1A)단계를 수행한다. 상기 (6A)단계에서는 프리셋트 출력값을 산정하여 (7A)단계에서 프리셋트 테이터를 출력하여 종료한다.In step 5A, the preset time TP is increased to perform step 1A again. In step (6A), the preset output value is calculated, and in step (7A), the preset data is output and finished.

상술한 바와 같이 VTR의 재생 FM신호의 포락선신호를 판단하여 자동으로 트랙킹 리셋트를 해주면서 소프트웨어 입력방식에 의한 조정으로 간단한 회로구성을 하는 이점이 있다.As described above, the tracking signal is automatically determined by judging the envelope signal of the reproduction FM signal of the VTR, and there is an advantage of a simple circuit configuration by adjustment by a software input method.

Claims (1)

VTR의 트랙킹 리셋트 조정회로에 있어서, 재생FM신호를 포락선 신호로 변환하는 포락선 검출기(10)와, 상기 포락선 검출부(10)의 출력신호를 적분하여 적분 제어신호에 의해 출력하는 적분기(20)와, 상기 적분기(20)의 출력신호를 디지털로 변환하는 AD변환기(30)와, 상기 A/D변환기(30)의 출력신호에 의해 리셋트 설정하는 마이컴(40)파, 상기 마이컴(40)에서 메모리된 최대인 프리셋트 데이터를 시리얼 통신출력 하여 지연시간을 주는 가변지연부(50)와, 상기 가변지연부(50)로 인가된 데이터를 기억시키는 EEPROM(60)과, 상기 마이컴(40) 프리셋트 스타트 입력단자에 접속되어 스위칭에 의해, 프리셋트 데이터 검출을 시작하는 프리셋트 스타트스위치(SW)로 구성함을 특징으로 하는 VTR의 트랙킹 프리셋트 자동조정회로.In the tracking reset adjustment circuit of the VTR, an envelope detector 10 for converting a reproduction FM signal into an envelope signal, an integrator 20 for integrating an output signal of the envelope detector 10 and outputting the integral signal by an integral control signal; In addition, the AD converter 30 for converting the output signal of the integrator 20 into digital, the micom 40 wave to be reset by the output signal of the A / D converter 30, in the micom 40 A variable delay unit 50 which gives a delay time by serially outputting the maximum memorized preset data, an EEPROM 60 which stores data applied to the variable delay unit 50, and the microcomputer 40 free of charge. A tracking preset automatic adjustment circuit for a VTR, comprising: a preset start switch (SW) connected to a set start input terminal and starting detection of preset data by switching.
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