KR940007977B1

KR940007977B1 - Pwm signal generator

Info

Publication number: KR940007977B1
Application number: KR1019910025998A
Authority: KR
Inventors: 이영
Original assignee: 현대전자산업 주식회사; 정몽헌
Priority date: 1991-12-31
Filing date: 1991-12-31
Publication date: 1994-08-31
Also published as: KR930015331A

Abstract

The generator exactly generates the frequency of duty ratio proportional to the frequency of PWM signal and data length of latch, and improves a productivity. The generator includes a latch (11) which latches a duty of PWM signal and direction data, a clock generator (12) which generates constant clock, a divider (13) which divides a clock into 256 division , an edge detector (14) which detects an edge per constant period, a clock terminal (CLK) , a load terminal (LOAD), a counter (15) which counts a loaded data, a flip-flop (16) which generates a PWM signal, and a flip-flop (18) which generates a directional data from input (D) and clock (CLK) terminals.

Description

PWM signal generating circuit

제 1 도는 종래 PWM 신호 발생 회로도.1 is a conventional PWM signal generation circuit diagram.

제 2 도는 본 발명의 PWM 신호 발생 회로도.2 is a PWM signal generation circuit diagram of the present invention.

제 3 도는 본 발명의 사용상태의 블럭도.3 is a block diagram of a use state of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

14 : 래치 12 : 클락발생부14 latch 12 clock generator

13 : 분주기 14 : 에지 검출부13: divider 14: edge detector

15 : 카운터 16, 17 : 플립플롭15: counter 16, 17: flip-flop

본 발명은 산업용 로보트나 NC 공작기계등의 PWM(Pulse Width Modulation) 신호 발생회로에 관한 것으로, 특히, 분주기의 출력으로 결정되는 주파수를 가지며 래치에 인가되는 데이타의 크기에 비례하는 듀티(Duty)비를 (온/오프비)를 가지는 PWM 신호를 발생하기에 적당하도록 한 것이다.The present invention relates to a pulse width modulation (PWM) signal generating circuit of an industrial robot or an NC machine tool, and more particularly, has a frequency determined by an output of a divider and a duty proportional to the size of data applied to a latch. The ratio is adapted to generate a PWM signal having an (on / off ratio).

일반적으로 PWM 신호는 미세한 제어를 요하는 정밀제어용 모터의 공급 전원이나 스위칭 파워 공급기의 출력 전원등에 사용되고 있다.In general, the PWM signal is used for the power supply of the precision control motor that requires fine control or the output power of the switching power supply.

이러한 PWM 신호는 파우어소자(예를들어 트랜지스터나 FET)의 온/오프 시간을 제어하여 출력전원을 제어하며, 미리 정해진 일정 주파수를 가지면서 듀티비를 조절할 수 있게 한다.This PWM signal controls the output power by controlling the on / off time of the power element (for example, transistor or FET), and it is possible to adjust the duty ratio while having a predetermined constant frequency.

종래의 PWM 신호 발생회로는 제 1 도와 같이, 제어부에서 연산된 PWM 듀티비에 해당하는 데이타를 받아 들이는 래치(1)와, 상기 래치(1)의 디지탈 신호를 아날로그 신호로 변환시키는 D/A 변환가(2)와, 일정 주파수의 삼각파를 발생시키는 삼각파 신호 발생부(3)와, 상기 아날로그 신호와 삼각파 신호를 비교하여 삼각파 신호의 주로를 구성하여 분주기의 출력으로 결정되는 주파수를 가지며 래치에 인가되는 데이타의 크기에 비례하는 듀티비를 갖는 PWM 신호를 발생할 수 있는 PWM 신호 발생회로를 제공하는데 그 목적이 있다.The conventional PWM signal generating circuit includes a latch 1 for receiving data corresponding to the PWM duty ratio calculated by the controller, and a D / A for converting the digital signal of the latch 1 into an analog signal as in the first diagram. The converter 2, the triangular wave signal generator 3 for generating a triangular wave of a predetermined frequency, and the analog signal and the triangular wave signal are compared to form a main portion of the triangular wave signal to have a frequency determined as an output of the divider and It is an object of the present invention to provide a PWM signal generating circuit capable of generating a PWM signal having a duty ratio proportional to the size of data to be applied.

이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving such an object will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명 PWM 신호 발생회로의 구성도로, 주제어기로부터 연산된 PWM 신호의 듀티 및 방향 데이타를 레칭시키는 래치(11)와, 클락을 발생시키는 클락발생부(12)와, 상기 클락발생부(12)로부터 발생된 펄스(구형파)를 256 분주시키는 분주기(13)와, 상기 분주기(13)로부터 일정 주기마다 에지를 검출하는 에지검출부(14)와, 상기 클락발생부(12)의 클락(CLK)을 받음과 아울러 상기 에지검출부(14)의 검출된 신호를 로드(LOAD)단으로 입력받아 일정 주기마다 래치된 데이타를 로드시킴과 아울러 로드된 데이타로부터 클락을 다운 카운팅하는 카운터(15)와, 상기 카운터(15)의 출력(Q)과 에지검출부(14)의 출력을 클리어(CLR)단과 클락(CLK)단으로 받아 매 주기마다의 PWM 신호를 소정레벨로 유지시켜 발생하는 플립플롭(16)과, 상기 래치(11)의 출력과 에지검출부(14)의 출력을 입력(D)단과 클락(CLK)단에 받아 PWM 신호가 액트비 상태(하이레벨)에 있는 동안 방향신호가 전환되는 것을 방지하는 플립플롭(17)을 구비하여서 이루어진 것이다.2 is a schematic diagram of a PWM signal generating circuit of the present invention, comprising: a latch 11 for latching duty and direction data of a PWM signal calculated from a main controller, a clock generator 12 for generating a clock, and the clock generator; A divider 13 for dividing 256 pulses (square waves) generated from (12), an edge detector 14 for detecting edges at predetermined intervals from the divider 13, and the clock generator 12 The counter 15 which receives the clock CLK, receives the detected signal of the edge detector 14 into the LOAD terminal, loads the latched data at regular intervals, and counts down the clock from the loaded data. ) And a flip-flop generated by receiving the output Q of the counter 15 and the output of the edge detector 14 to the clear (CLR) and clock (CLK) stages to maintain a PWM signal at a predetermined level every cycle. 16, the output of the latch 11 and the output of the edge detection unit 14 Is provided to the input (D) and the clock (CLK) stages, and a flip-flop (17) which prevents the direction signal from being switched while the PWM signal is in the active ratio (high level).

이와같이 구성된 본 발명은 주제어기에서 연산된 PWM 신호의 듀티 및 방향데이타가 래치(11)를 통해 카운터(15)와 플립플롭(17)에 인가된다.In the present invention configured as described above, the duty and direction data of the PWM signal calculated by the main controller is applied to the counter 15 and the flip-flop 17 through the latch 11.

또한 클락발생부(12)에서 발생한 구형파가 분주기(13) 및 에지검출부(14)를 통해 카운터(15)의 로드(LOAD)단자에 인가되어 일정 주기마다 래치된 데이타를 카운터(15)에 로드시킨다.In addition, the square wave generated by the clock generator 12 is applied to the load terminal of the counter 15 through the divider 13 and the edge detector 14 to load the latched data to the counter 15 at regular intervals. Let's do it.

그리고 카운터(15)는 로드된 데이타로부터 클락을 다운 카운팅하여 카운팅이 완료되면 제로 카운트 출력단자(Q)를 통하여 로우신화를 플립플롭(16)에 출력시킨다.The counter 15 counts down the clock from the loaded data and outputs the low signal to the flip-flop 16 through the zero count output terminal Q when counting is completed.

상기에서 일정 주기마다의 에지검출부(14) 출력은 카운터(15)에 인가됨과 동시에 플립플롭(16)의 클락(CLK)단자에 입력되어 매 주기마다 플립플롭(16)의 출력(Q)을 하이레벨로 유지시킨다.The output of the edge detector 14 at a predetermined cycle is applied to the counter 15 and is input to the clock CLK terminal of the flip-flop 16 to make the output Q of the flip-flop 16 high every cycle. Keep at the level.

한편, 플립플롭(16)으로부터 나오는 PWM 신호는 플립플롭(16)의 클리어(CLR)단자에 인가되는 카운터(15)의 출력(Q)에 의해 로우레벨로 복원되어 결국 PWM 신호로서 카운터(15)에 인가되는 래치(11)로부터의 데이타 크기에 비례한 듀티를 갖는 일정주파수의 PWM 신호를 플립플롭(16)의 출력(Q)단으로부터 발생하게 된다.On the other hand, the PWM signal from the flip-flop 16 is restored to the low level by the output Q of the counter 15 applied to the clear (CLR) terminal of the flip-flop 16, and eventually the counter 15 as a PWM signal. A PWM signal of a constant frequency having a duty proportional to the data size from the latch 11 applied to is generated from the output Q end of the flip-flop 16.

또한, 플립플롭(17)의 래치(11) 출력(Q₂)을 통해 플립플롭(17)의 입력(D)단에 인가되 방향 카운터 로드 주기에 동기되어 발생되므로 PWM 신호가 액트비 상태(하이레벨)에 있는 동안에는 방향 신호가 전환되는 것을 방지할 수 있다.In addition, the PWM signal is applied to the input D terminal of the flip-flop 17 through the latch 11 output Q ₂ of the flip-flop 17 and generated in synchronization with the directional counter load period. Level signal can be prevented from being switched.

제 3 도는 이와같은 본 발명의 실시예를 나타낸 것으로, 제 2 도와 같은 PWM 신호발생 회로(18)를 주제어기(19)와 파우어앰프(20)사이에 구비하여 파우어앰프(20)에 PWM 신호와 방향신호를 제공하므로 파우어앰프(20)에서 모터(21), 인코더(22)를 제어하여 인코더(22)로부터 인코더 펄스를 받은 업/다운 카운터(23)를 통해 위치와 속도 데이타를 주제어기(19)에 공급하게 된다.FIG. 3 illustrates an embodiment of the present invention. The PWM signal generating circuit 18 as shown in FIG. 2 is provided between the main controller 19 and the power amplifier 20 to provide a PWM signal to the power amplifier 20. Since the direction signal is provided, the power amplifier 20 controls the motor 21 and the encoder 22 to control the position and velocity data through the up / down counter 23 which receives the encoder pulse from the encoder 22. ) Will be supplied.

그리고, 파우어앰프(20)의 아날로그 신호를 A/D 변화기(24)를 통하여 디지탈 신호로 변환시켜 전류데이타를 주제어기(19)에 공급하게 한다.The analog signal of the power amplifier 20 is converted into a digital signal through the A / D converter 24 to supply current data to the main controller 19.

이상에서 설명한 바와같은 본 발명은 간단한 디지탈 회로를 사용하고 아날로그 회로를 사용하지 않아 다양한 전원 공급이 필요 없으므로 V_U의 단일 전원만을 사용할 수 있을 뿐만 아니라 원가를 절감할 수 있으며, 특히, 분주기(13)의 출력으로 결정되는 PWM 신호의 주파수와 래치에 인가되는 데이타 크기에 비례하는 듀티비를 갖을 수 있게 주파수와 듀티비의 정확성을 기할 수 있는 효과가 있다.As described above, since the present invention uses a simple digital circuit and does not use an analog circuit, various power supplies are not required, so that only a single power supply of V _U can be used and cost can be reduced. The accuracy of the frequency and the duty ratio can be obtained to have a duty ratio proportional to the frequency of the PWM signal determined by the output of the power) and the data size applied to the latch.

Claims

A latch 11 for latching the duty and direction data of the PWM signal calculated from the main controller, a clock generator 12 for generating a constant clock, and a clock divider 256 divided from the clock generator 12. The clock (CLK) stage and the output of the edge detector 14, the clock of the clock generator 12, and the edge detector 14, which detect edges at predetermined intervals from the frequency divider 13, A counter 15 that loads the latched data at a predetermined period and inputs a clock from the loaded data, and clears the outputs of the counter 15 and the edge detector 14, respectively. A flip-flop 16 which receives the CLR stage and the clock CLK stage and generates a PWM signal at a predetermined level, and the output of the latch 11 and the output of the edge detector 14 are inputted to the stage D and the clock CLK. PWM signal comprising a flip-flop 17 for receiving a direction signal at the stage Generating circuit.