KR940007638B1 - 백바이어스 발생회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 백바이어스 발생 회로도.
제 2 도는 본 발명 백바이어스 발생 회로도.
제 3 도는 제 2 도의 노아게이트를 보다 상세하게 보인 회로도.
* 도면의 주요부분에 대한 부호의 설명
IC1 : 링발진기 IC2 : 트랜지스터 제어부
I1-I3 : 제 1 내지 제 3 인버터 게이트 NOR1 : 노아게이트
MN1, MN2, MN4, MN5 : 제1, 제2, 제4, 제 5 앤-모스 트랜지스터
MN3 : 스위칭 트랜지스터 MP1 : 피-모스 트랜지스터
본 발명은 백바이어스(Back Bias)발생회로에 관한 것으로, 특히 펌핑 커패시터에서 기판으로 유입되는 많은 전자의 주입으로 인하여 발생하는 셀(Cell)의 오동작과 스위칭 트랜지스터의 콘덕턴스값에 의해 좌우되어 원하는 백바이어스 전압에 도달되는 시간이 지연되는 현상을 방지함과 아울러 전류의 소비를 적게하면서 셀을 고속으로 동작시키도록 하기위한 백바이어스 발생회로에 관한 것이다.
종래 백바이어스 발생회로는 첨부된 도면 제 1 도에 도시된 바와같이, 교류파형을 발생하는 링발진기(IC1)의 출력이 제1, 제2인버터게이트(I1)(I2)를 통해 소스가 전원단자(Vcc)와 접속된 피-모스트랜지스터(MP1) 및 제 1 앤-모스트랜지스터(MN1)의 게이트에 공통 접속되고, 상기 피-모스트랜지스터(MP1)와 제 1 앤-모스트랜지스터(MN1)의 드레인은 공통접속되어 그 접속점이 소스가 접지단자(Vss)에 접속된 제 2 앤-모스트랜지스터(MN2)의 게이트에 접속되며, 상기 제 2 인버터게이트(I2)의 출력은 제 3 인버터게이트(I3) 및 펌핑커패시터(PC1)를 통해 상기한 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 소스 및 드레인에 공통접속된 후 그 접속점이 제 3 앤-모스트랜지스터(MN3)의 드레인에 접속되며, 상기 제 3 앤-모스트랜지스터(MN3)의 게이트 및 소스는 공통접속되어 백바이어스단자(VBB)에 접속 구성되어 있다.
이와같이, 구성된 종래 백바이어스 발생회로는 먼저, 링발진기(IC1)로 부터 출력된 전압이 저전위로 하강하게 되면 이 저전압은 제 1 인버게이트(I1)를 통해 고전위로 반전되고, 아울러 제 2 인버터게이트(I2)를 통해 저전위로 반전되어 피-모스트랜지스터(MP1) 및 제 1 앤모스트랜지스터(MN1)의 게이트에 인가하게 된다.
따라서, 상기 제 1 앤-모스트랜지스터(MN1)는 차단되고, 피-모스트랜지스터(MP1)가 도통되므로 전원단자(Vcc)의 전원이 상기한 피-모스트랜지스터(MP1)를 통해 제 2 앤-모스트랜지스터(MN2)의 게이트에 인가되어 그 제 2 앤-모스트랜지스터(MN2)를 도통시키게 된다.
이때, 상기 제 2 인버터게이트(I2)를 통한 저전위가 다시 제 3 인버터게이트(I3)를 통해 고전위로 반전, 즉 파형 정형화되어 펌핑커패시터(PC1)의 일측단자에 인가되므로써 그의 타측단자의 전압은 도통된 제 2 앤-모스트랜지스터(MN2)를 통해 접지단자(Vss)로 바이패스되므로 펌핑커패시터(PC1)의 타측단자와 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 소스 및 드레인의 공통접지단자에는 0전압(Zero Voltage), 즉 접지전압이 걸려 스위칭 트랜지스터인 제 3 앤-모스트랜지스터(MN3)의 드레인에 인가하게 된다.
이때, 백바이어스단자(VBB)의 마이너스전압이 상기한 스위칭트랜지스터인 제 3 앤-모스트랜지스터(MN3)의 게이트 및 소스에 공통으로 인가되므로 그 제 3 앤-모스트랜지스터(MN3)는 역바이어스가 되어 차단된 후 백바이어스단자(VBB)의 전압이 상승하는 것을 막게된다.
이후, 상기 링발진기(IC1)로 부터 출력된 전압이 고전위로 상승하게 되면 이 고전압은 제 1 인버터게이트(I1)를 통해 저전위로 파형정형화되고, 아울러 제 2 인버터게이트(I2)를 통해 고전위로 파형정형화된 후 피-모스트랜지스터(MP1) 및 제 1 앤-모스트랜지스터(MN1)의 게이트에 인가됨으로써 그 피-모스트랜지스터(MP1)와 제 2 앤-모스트랜지스터(MN2)가 차단되고 제 1 앤-모스트랜지스터(MN1)가 도통된다.
이때, 상기 제 2 인버터게이트(I2)를 통한 고전위가 다시 제 3 인버터게이트(I3)를 통해 저전위로 반전되어 펌핑커패시터(PC1)의 일측단자에 인가됨으로써 커패시터의 커플링 효과에 의해 그의 타측단자에는 마이너스 전압이 걸리게 되고, 상기한 펌핑커패시터(PC1)의 일측단자의 전압이 점점 저전위로 떨어지면, 즉 링발진기(IC1)의 출력이 점점 고전위로 상승하게 되면 펌핑커패시터(PC1)의 타측단자에는 상대적으로 마이너스 전압이 점점 상승하게 되어 스위칭 트랜지스터인 제 3 앤-모스트랜지스터(MN3)의 드레인단자에 인가하게 된다.
이때, 백바이어스단자(VBB)의 전압이 상기한 펌핑커패시터(PC1)의 타측단자의 전압보다 도통전압 이상 크면 제 3 앤-모스트랜지스터(MN3)는 순바이어스가 되어 도통되므로 백바이어스단자(VBB)의 전압이 상기 제 3 앤-모스트랜지스터(MN3)를 통해 바이패스되므로 백바이어스단자(VBB)의 전압은 낮아지게 된다.
즉, 펌핑커패시터(PC1)에서 발생된 많은 전자들이 도통된 제 3 앤-모스트랜지스터(MN3)를 통해 백바이어스단자(VBB)로 흐르게 되어 백바이어스 전압이 상대적으로 낮아지게 되는 것이다.
그러나, 이와같은 종래 백바이어스 발생회로는 펌핑커패시터에서 발생되는 공급접속점(A)의 전압의 값이 백바이어스단자의 전압보다 매우 낮아서 펌핑커패시터의 접합으로 부터 기판으로 주입되는 전자의 량들이 많이 발생하여 셀의 정보에영향을 주게 되므로 셀이 오동작을 하게 되고, 또한 제 3 앤-모스트랜지스터의 게이트에 백바이어스전압을 인가하여 주게되어 있으므로 그 제 3 앤-모스트랜지스터의 콘덕턴스값이 작아 백바이어스전압이 원하는 값으로 내려가는데 상당한 시간이 소요되는 문제점이 있었다.
본 발명의 목적은 이와같은 종래의 문제점을 감안하여 스위칭 트랜지스터를 제어하는 트랜지스터 제어부를 앤-모스트랜지스터와 노아게이트로 구성하여 상기한 노아게이트의 출력을 스위칭트랜지스터인 제 3 앤-모스트랜지스터의 게이트에 연결한 후 링발진기의 출력전압에 따라 트랜지스터 제어부가 제 3 앤-모스트랜지스터의 게이트에 백바이어스전압 또는 전원단자의 전압을 인가하여 그 제 3 앤-모스트랜지스터의 콘덕턴스값을 높여줌으로써 셀을 고속으로 동작시키고, 아울러 펌핑커패시터의 출력의 절대값을 적게하여 소비전류 및 셀의 오동작을 방지하도록 백바이어스 발생회로를 제공함에 있는 것으로, 이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제 2 도는 본 발명 백바이어스 발생회로도로서, 이에 도시한 바와같이, 교류파형을 발생하는 링발진기(IC1)의 출력을 제1, 제 2 인버터게이트(I1)(I2)를 순차적으로 통해 소스가 전원단자(Vcc)와 접속된 피-모스트랜지스터(MP1) 및 제 1 앤-모스트랜지스터(MN1)의 게이트에 공통접속하고, 상기 피-모스트랜지스터(MP1)와 제 1 앤-모스트랜지스터(MN1)의 드레인을 공통접속한 후 그 접속점을 소스가 접지단자(Vss) 제 2 앤-모스트랜지스터(MN2)의 게이트에 접속하고, 상기 제 2 인버터게이트(I2)의 출력은 제 3 인버터게이트(I3) 및 펌핑커패시터(PC1)를 통해 상기한 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 소스 및 드레인에 공통접속한 후 그 접속점을 스위칭트랜지스터인 제 3 앤모스트랜지스터(MN3)의 드레인 및 소스를 통해 백바이어스단자(VBB)에 접속하여 백바이어스전압을 제어하는 백바이어스 발생회로에 있어서, 상기 펌핑커패시터(PC1)와 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 드레인에 공통접속되어 그 펌핑커패시터(PC1)를 통한 전위를 검출하여 그 검출된 전위에 따라 상기 제 3 앤모스트랜지스터(MN3)의 게이트에 인가되는 전압을 조절하여 제 3 앤-모스트랜지스터(MN3)의 제어로 백바이어스 전압을 조절하는 트랜지스터제어부(IC2)로 구성한다.
상기에서 트랜지스터 제어부(IC1)는 상기 펌핑커패시터(PC1)와 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 드레인 및 제 3 앤-모스트랜지스터(MN3)의 드레인에 제 5 앤-모스트랜지스터(MN5)의 소스를 공통접속하고, 전원단자(Vcc)는 전류원을 통해 소스가 백바이어스단자(VBB)에 접속된 제 4 앤모스트랜지스터(MN4)의 드레인 및 게이트에 공통접속한 후 그 접속점을 제 5 앤-모스트랜지스터(MN5)의 게이트에 접속하고, 상기 제 5 앤-모스트랜지스터(MN5)의 드레인일 노아게이트(NOR1)의 일측입력에 연결함과 아울러 저항(R1)을 통해 전원단자(Vcc)에 접속하고, 상기 노아게이트(NOR1)의 타측입력은 상기한 제 1 인버터게이트(I1)의 출력에 접속한 후 그 노아게이트(NOR1)의 출력을 소스가 백바이어스(VBB)에 접속된 제 3 앤-모스트랜지스터(MN3)의 게이트에 접속하여 구성한다.
이와같이, 구성된 본 발명의 작용, 효과를 상세히 설명하면 다음과 같다.
먼저, 링발진기(IC1)로 부터 출력된 전압이 저전위로 하강하게 되면 이 저전압은 제 1 인버터게이트(I1)를 통해 고전위로 반전 및 파형 정형화되어 트랜지스터 제어부(IC2)의 노아게이트(NOR1)의 일측입력에 인가되고, 아울러 제 2 인버터게이트(I2)를 통해 저전위로 반전 및 파형 정형화되어 피-모스트랜지스터(MP1) 및 제 1 앤-모스트랜지스터(MN1)의 게이트에 인가하게 된다.
따라서, 상기 제 1 앤-모스트랜지스터(MN1)는 차단되고, 피-모스트랜지스터(MP1)가 도통되므로 전원단자(Vcc)의 전원이 상기한 피-모스트랜지스터(MP1)를 통해 제 2 앤-모스트랜지스터(MN2)의 게이트에 인가되어 그 제 2 앤-모스트랜지스터(MN2)를 도통시키게 된다.
이때, 상기 제 2 인버터게이트(I2)를 통한 저전압이 다시 제 3 인버터게이트(I3)를 통해 고전위로 반전 및 파형 정형화되어 펌핑커패시터(PC1)의 일측단자에 인가됨으로써, 그의 타측단자의 전압은 도통된 제 2 앤-모스트랜지스터(MN2)를 통해 접지단자(VSS)로 바이패스되므로 펌핑커패시터(PC1)의 타측단자와 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 소스 및 드레인의 공통접속단자에는 0전압(Zero Voltage), 즉, 접지단자(VSS)의 전압이 걸려 스위칭트랜지스터인 제 3 앤-모스트랜지스터(MN3)의 드레인에 인가된다.
이때, 제 1 인버터게이트(I1)를 통한 고전위가 트랜지스터 제어부(IC2)에 구성된 노아게이트(NOR1)의 일측 입력에 인가되므로써, 그 노아게이트(NOR1)는 타측입력에 관계없이 저전위를 출력하여 제 3 앤-모스트랜지스터(MN3)를 차단시키게 된다.
이에따라, 상기한 제 3 앤-모스트랜지스터(MN3)는 펌핑커패시터(PC1)와, 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 소스 및 드레인의 공통 접속점에 걸린 전압이 백바이어스단자(VBB)에 인가되는 것을 막게 된다.
이후, 상기 링발진기(IC1)로 부터 출력된 전압이 고전위로 상승하게 되면 이 고전압은 제 1 인버터게이트(I1)를 통해 저전압으로 반전 및 파형 정형화되어 트랜지스터 제어부(IC2)에 구성된 노아게이트(NOR1)의 일측입력에 인가되고, 아울러 제 2 인버터게이트(I2)를 통해 고전압으로 반전 및 파형 정형화되어 피-모스 트랜지스터(MP1)및 제 1 앤-모스트랜지스터(MN1)의 게이트에 인가된다.
따라서, 상기 피-모스트랜지스터(MP1)와 제 2 앤-모스트랜지스터(MN2)가 차단되고 제 1 앤-모스트랜지스터(MN1)가 도통된다.
이때, 상기 제 2 인버터게이트(I2)를 통한 고전압이 다시 제 3 인버터게이트(I3)를 통해 저전압으로 반전 및 파형 정형화되어 펌핑커패시터(PC1)의 일측단자에 인가되므로써 커패시터의 커플링 효과에 의해 그의 타측 단자에는 부전압(마이너스)이 걸리게 되고, 상기한 펌핑커패시터(PC1)의 일측단자의 전압이 점점 저전압으로 떨어지면, 즉 링발진기(IC1)의 출력이 점점 고전위로 상승하게 되면 펌핑커패시터(PC1)의 타측단자에는 상대적으로 마이너스전압이 점점 상승하게 되어 제 3 앤-모스트랜지스터(MN3)의 드레인단자에 인가된다.
이때, 트랜지스터 제어부(IC2)에 구성된 제 4 앤-모스트랜지스터(MN4)의 게이트 및 드레인의 공통접속점(B)에 걸린 전압은 백바이어스단자(VBB)의 전압과 그 제 4 앤-모스트랜지스터(MN4)의 문턱전압(VTN)을 합한 전압이 되므로, 공통접속단자(A)의 전압이 백바이어스단자(VBB)의 전압보다 클때는 제 5 앤-모스트랜지스터(MN5)가 차단된다.
이에따라 전원단자(Vcc)의 전압이 저항(R1)을 통해 노아게이트(NOR1)의 타측 입력에 인가되므로써, 그 노아게이트(NOR1)는 제 1 인버터게이트(I1)를 통한 백바이어스단자(VBB)의 전압과 저항(R1)을 통한 전원단자(Vcc)의 전압을 논리합하여 백바이어스단자(VBB)의 전압을 출력하게 되고, 이 백바이어스단자(VBB)의 전압은 제 3 앤-모스트랜지스터(MN3)의 게이트에 인가되어 그 제 3 앤-모스트랜지스터(MN3)를 차단시키게 되므로 공통접속점(A)의 전압이 백바이어스단자(VBB)에 인가되는 것을 막아주게 된다.
만약 공통접속점(A)의 전압이 백바이어스단자(VBB)의 전압보다 낮을때는 상기와는 반대로 제 5 앤-모스트랜지스터(MN5)가 도통되어 C노드 전압이 A노드의 전압과 같게되고, 노아게이트(NOR1)의 타측입력에는 VBBQ전위가 걸리게 되므로, 상기 노아게이트(NOR1)는 고전위를 출력하게 됨으로써 제 3 앤-모스트랜지스터(MN3)가 도통되어 백바이어스단자(VBB)의 전압이 하강하게 된다.
또한 링발진기(IC1)로 부터 출력된 전압이 다시 저전위로 하강하게 되면 제 1 인버터게이트(I1)의 출력이 고전위로 상승하여 노아게이트(NOR1)의 일측입력에 인가되므로 그 노아게이트(NOR1)는 타측입력에 관계없이 저전위를 출력하여 제 3 앤-모스트랜지스터(MN3)를 차단시키게 되는데, 이는 제 3 앤-모스트랜지스터(MN3)의 셧-오프(Shut-off)기능을 강화하여 백바이어스단자의 전압손실을 방지하게 되는 것이다.
이상에서 상세히 설명한 바와같이, 본 발명은 링발진기의 출력 전압에 따라 제 3 앤-모스트랜지스터의 게이트에 백바이어스전압과 전원단자의 전압을 인가하게 되므로써, 속도를 개선할 수 있게 되고, 또한 펌핑커패시터 일측단이 백바이어스전압보다 낮아지면 모두 제 3 앤-모스트랜지스터를 통해 백바이어스단으로 전해지므로 펌핑커패시터의 접합으로 부터의 기판으로 전자가 주입되는 것을 방지할 수 있는 효과가 있다.
Claims (4)
- 링발진기(IC1)의 출력을 제1, 제 2 인버터게이트(I1)(I2)를 통해 소스가 전원단자(Vcc)와 접속된 피-모스트랜지스터(MP1), 제 1 앤-모스트랜지스터(MN1)의 게이트에 공통접속하고, 상기 피-모스트랜지스터(MP1)와 제 1 앤-모스트랜지스터(MN1)의 드레인을 공통접속한 후 그 접속점을 소스가 접지단자(Vss)에 접속된 제 2 앤-모스트랜지스터(MN2)의 게이트에 접속하고, 상기 제 2 인버터게이트(I2)의 출력을 제 3 인버터게이트(I3) 및 펌핑커패시터(PC1)를 통해 상기한 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 소스 및 드레인에 공통접속한 후 그 접속점을 스위칭트랜지스터인 제 3 앤-모스트랜지스터(MN3)의 드레인 및 소스를 통해 백바이어스단자(VBB)에 접속되어 구성된 백바이어스 발생회로에 있어서, 상기 펌핑커패시터(PC1)와 제1, 제 2 앤-모스트랜지스터(MN1)(MN2)의 드레인에 공통접속되어 그 펌핑커패시터(PC1)를 통한 전위를 검출하여 그 검출된 전위에 따라 상기 제 3 앤모스트랜지스터(MN3)의 게이트 전압을 조절하여 제 3 앤-모스트랜지스터(MN3)의 제어로 백바이어스 전압을 조절하는 트랜지스터 제어부(IC2)를 포함하여 된 백바이어스 발생회로.
- 제 1 항에 있어서, 트랜지스터 제어부(IC2)는 전원단자(Vcc)를 전류원을 통해 소스가 백바이어스단자(VBB)에 연결된 제 4 앤-모스트랜지스터(MN4)의 드레인 및 게이트에 공통접속한 후 그 접속점을 제 5 앤-모스트랜지스터(MN5)의 게이트에 접속하고, 상기 제 5 앤-모스트랜지스터(MN5)의 드레인을 노아게이트(NOR1)의 일측입력에 접속함과 아울러 저항(R1)을 통해 전원단자(Vcc)에 접속하고, 상기 노아게이트(NOR1)의 타측입력은 상기 제 1 인버터게이트(I1)의 출력에 접속한 후 그 노아게이트(NOR1)의 출력을 소스가 백바이어스단자(VBB)에 접속된 제 3 앤-모스트랜지스터(MN3)의 게이트에 접속하여 구성함을 특징으로 한 백바이어스 발생회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 5 앤-모스트랜지스터(MN5)의 소스를 펌핑커패시터(PC1)의 공통접속점(A)에 접속하고 드레인을 저항(R1)을 통해 전원단자(Vcc)에 접속한 후 그 제 5 앤-모스트랜지스터(MN5)의 게이트에 백바이어스전압(VBB) 및 문턱전압(VTN)의 합을 인가하여 펌핑커패시터(PC1)의 공통접속점(A)의 전압에 따라 제 5 앤-모스트랜지스터(MN5)를 제어하여 그의 드레인의 값이 전원단자(Vcc)의 전압 혹은 공통접속점(A)의 전압으로 하는 것을 특징으로 한 백바이어스 발생회로.
- 제 2 항에 있어서, 상기 노아게이트(NOR1)중 앤-모스트랜지스터의 소스단에 백바이어스 단자(VBB)의 전압을 인가하는 것을 특징으로 한 백바이어스 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011699A KR940007638B1 (ko) | 1991-07-10 | 1991-07-10 | 백바이어스 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011699A KR940007638B1 (ko) | 1991-07-10 | 1991-07-10 | 백바이어스 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930003548A KR930003548A (ko) | 1993-02-24 |
| KR940007638B1 true KR940007638B1 (ko) | 1994-08-22 |
Family
ID=19317032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011699A KR940007638B1 (ko) | 1991-07-10 | 1991-07-10 | 백바이어스 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940007638B1 (ko) |
-
1991
- 1991-07-10 KR KR1019910011699A patent/KR940007638B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR930003548A (ko) | 1993-02-24 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |