KR940006091B1 - Semiconductor device isolation method - Google Patents
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Abstract
Description
제1(a)도~제1(b)도는 종래기술에 따른 트렌치 구조의 반도체 소자분리 공정을 나타낸 공정도.1 (a) to 1 (b) are process drawings showing a semiconductor device isolation process of a trench structure according to the prior art.
제2도는 제1(b)도의 경사 이온주입 공정을 설명하는 부분 확대된 도면.FIG. 2 is a partially enlarged view for explaining the gradient ion implantation process in FIG. 1 (b).
제3도는 제1(d)도의 'A'부분에 대한 확대도.3 is an enlarged view of portion 'A' of FIG. 1 (d).
제4(a)도~제4(e)도는 본 발명에 따른 트렌치 구조의 반도체 소자분리 공정을 나타내는 공정 수순도.4 (a) to 4 (e) are process steps showing a semiconductor device isolation process of a trench structure according to the present invention.
제5도는 제4(e)도의 'D'부분에 대한 부분 확대 도시된 단면도.5 is a partially enlarged cross-sectional view of portion 'D' of FIG. 4 (e).
제6도는 본 발명에 또 다른 실시예를 나타낸 단면도.6 is a cross-sectional view showing another embodiment of the present invention.
본 발명은 반도체 장치의 소자분리 방법에 관한 것이다. 특히, 본 발명의 소자분리 방법은 고집적화에 적합히 적용되고 아울러, 전기적 특성이 안정화되는 반도체 소자분리 방법에 관한 것이다.The present invention relates to a device isolation method of a semiconductor device. In particular, the device isolation method of the present invention relates to a semiconductor device isolation method that is suitably applied to high integration and the electrical properties are stabilized.
반도체 소자분리의 통상적인 적용예는 LOCOS(local oxidation of silicon) 공정에 따른 것이나, 고집적화가 요구되는 반도체 장치, 예를들면 적어도 16M 용량의 DRAM과 같은 반도체 기억장치의 경우에는 메모리 셀의 크기뿐만 아니라 셀간 소자분리 영역의 축소 및 LOCOS에서 나타나는 버드 비크 현상의 억제를 필요로 한다. 개선된 LOCOS 공정이 알려지고 있으나 고집적화 반도체 장치에서는 트렌치에 의한 소자분리방식이 더욱 적합함을 인지하게 되면서 이에 대한 개발이 진행되고 있다.A typical application of semiconductor device isolation is according to a local oxidation of silicon (LOCOS) process, but in the case of semiconductor devices that require high integration, for example, semiconductor storage devices such as DRAMs of at least 16M capacity, It is necessary to reduce the cell isolation region between cells and suppress the bird beak phenomenon in LOCOS. Although an improved LOCOS process is known, developments are proceeding as high-density semiconductor devices become more suitable for trench isolation.
고집적화된 반도체 장치에서 소자분리를 위한 채택방식이 상기한 트렌치형의 것인 경우가 제1(a)도~제1(d)도에 공정 수순도로 구체적으로 예시되었다.In the highly integrated semiconductor device, the method of adopting the above-described trench type is specifically illustrated in the process steps in FIGS. 1 (a) to 1 (d).
반도체 기판상의 선택된 위치에서 트렌치의 형성은 건식식각 방법에 의해 형성되는데 상기 선택된 위치란 개구부 형성에 준한다. 개구부(5)는 제1(a)도와 같이 질화막(3)과 고온열산화막(HTO막)(4)으로부터 에칭에 의해 형성되고 개구부 측벽상에서 질화막에 의한 스페이서(6), (7)를 두어 이들 스페이서로 한정된 소개구부(8)를 통해 기판 깊이방향으로 트렌치가 형성되도록 한다.The formation of the trench at selected locations on the semiconductor substrate is formed by a dry etching method, which corresponds to the formation of openings. The opening 5 is formed by etching from the nitride film 3 and the high temperature thermal oxide film (HTO film) 4 as shown in FIG. 1 (a), and the spacers 6 and 7 are formed by the nitride film on the sidewall of the opening. A trench is formed in the substrate depth direction through the inlet port 8 defined by the spacer.
제1(b)도와 같이, 트렌치(T)를 형성한 후에, 트렌치 형성을 위한 건식식각시 기판 실리콘 표면에 결함을 보상하도록 트렌치 내주면 상에 열산화막(9)을 형성한다.As shown in FIG. 1 (b), after the trench T is formed, a thermal oxide film 9 is formed on the inner circumferential surface of the trench to compensate for defects on the surface of the substrate silicon during dry etching for forming the trench.
이어서 적합한 각도를 갖고서 도면에 도시한 화살표 방향과 같이 트렌치 측벽을 향하여 이온주입을 향한다. 이때 트렌치 주위로 형성되는 반도체 소자가 N형의 MOS 트랜지스터인 경우에는 B 이온을 P형의 MOS 트랜지스터인 경우에는 P 이온을 주입할 수 있다.The ion implantation is then directed towards the trench sidewalls as shown by the arrow in the figure with a suitable angle. In this case, when the semiconductor device formed around the trench is an N-type MOS transistor, B ions may be implanted, and in the case of a P-type MOS transistor, P ions may be implanted.
이어서 제1(c)도와 트렌치 내부를 다결정 실리콘으로 매립하고 매립된 다결정 실리콘층에 대해서 열산화공정에 의한 산화층(11)을 형성한다. 이와 같이 트렌치 위에 그 폭에 준하는 필드 산화막이 소정두께로 형성된 후에 제1(d)도와 같이 HTO막(4), 질화막(3), 스페이서(6), (7)를 인산용액으로 습식식각하고 패드산화막(2)을 또한 습식식각하므로써 트렌치에 의한 소자 분리 작업을 종료한다.Subsequently, the first layer (c) and the trench inside are filled with polycrystalline silicon, and the oxide layer 11 is formed by thermal oxidation on the embedded polycrystalline silicon layer. Thus, after the field oxide film corresponding to the width is formed to the predetermined thickness on the trench, the HTO film 4, the nitride film 3, the spacers 6, and 7 are wet-etched with a phosphate solution as shown in FIG. The device isolation work by the trench is finished by wet etching the oxide film 2.
언급한 공정 수순에서 트렌치 형성공정, 트렌치의 측벽에 대한 이온주입공정 그리고 트렌치 상의 필드 산화막 형성공정은 트렌치에 의한 소자분리에서 요구되는 기본 공정인데, 상기한 바와 같은 종래기술에 따른 주요 공정에 실시예에서 나타나는 문제점은 다음과 같다.The trench formation process, the ion implantation process on the sidewalls of the trench, and the field oxide film formation process on the trench are the basic processes required for device isolation by the trench in the above mentioned process procedure. The problem is as follows.
고집적화를 위해서 제 1 (a)도의 소개구부(8)는 협소하게 정의되었다. 그리고 이 영역에 준한 트렌치의 깊이는 0.4μm 이하로 형성되고 상기 개구부를 지지하는 절연막(2), (3), (4)의 각 두께는 240Å, 500Å, 1000Å로 통상 형성되는 것인데 트렌치 형성후 제 1 (b)도의 이온주입 공정에서 트렌치 측벽에 대한 이온주입은 경사 이온주입으로 된다. 이때 제 2 도에 나타낸 부분 확대된 단면도에서 알 수 있듯이 경사 이온주입의 한계, 달리 말하면 트렌치의 바닥근처의 측벽으로는 θ값이 거의 90°에 가까워 트렌치 측벽의 일부분인 k의 길이 만큼만 이온주입이 가능하다는 문제가 있다. 종래의 방식이 적용될때 고집적화를 위한 장치의 실현에서는 언급한 문제가 있는 것이다. 더우기 이온주입에 따른 기판 실리콘의 결함 발생이 일어난다.For high integration, the introduction section 8 of FIG. 1 (a) is narrowly defined. The trench has a depth of 0.4 μm or less, and the thicknesses of the insulating films 2, 3, and 4 supporting the opening are usually 240 kV, 500 kV, and 1000 kV. In the ion implantation process of FIG. 1 (b), the ion implantation into the trench sidewall is a gradient ion implantation. At this time, as can be seen in the enlarged cross-sectional view shown in FIG. The problem is that it is possible. There is a problem mentioned in the realization of the device for high integration when the conventional method is applied. Moreover, defects in the substrate silicon occur due to ion implantation.
또한, 제1(c)도의 단계에서 필드 산화막(11) 형성시, 도면에 도시되었듯이 소자분리 영역 밖으로 산화막이 침투해가는 버드 비크가 발생하는 것이다. 이것 또한 고집적화에서는 제거되어야 할 요소인 것이다.In addition, when the field oxide film 11 is formed in the step of FIG. 1 (c), as shown in the drawing, a bird beak in which the oxide film penetrates out of the device isolation region is generated. This is also an element to be removed from high integration.
제 1 (d)도의 'A' 부분에 대해 확대 도시한 제 3 도와 같은 상기 버드 비크 발생과 관련하여 필드 산화막(11)과 실리콘 기판(1)이 접하는 부분에서 홈으로 패인 부분(B)이 생기고 이 부분은 이후 MOS 트랜지스트와 같은 반도체 소자 형성에 관계되어 소자의 전기적 특성중 섭-드레숄드 곡선상에서 이중의 험프(hwmp) 부분이 관찰되어 이것은 전기적 특징의 약화와 그리고 MOS 트랜지스터의 게이트 산화층의 신뢰성 저하를 야기시킨다.In relation to the bud beak generation as shown in the third degree enlarged with respect to the 'A' part of FIG. 1 (d), a part B which is recessed into a groove is formed at the part where the field oxide film 11 and the silicon substrate 1 contact each other. This part is then related to the formation of a semiconductor device, such as a MOS transistor, where a double hwmp portion is observed on the sub-threshold curve of the device's electrical characteristics, which impairs the electrical characteristics and the reliability of the gate oxide layer of the MOS transistor. Cause deterioration.
따라서 본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것이다.Therefore, the present invention has been made to solve such a problem.
본 발명의 목적은 고집적화 반도체 장치에 대한 트렌치에 의한 소자분리 방법에 있어서 이온주입 공정에 의하지 않고 트렌치 측벽에 연한 불순물 층의 형성과 그리고 필드 산화막 형성에 따른 버드 비크의 발생이 일어나지 않도록 하여 이후 형성되는 능동소자의 섭-드레숄드 특성곡선의 개선을 갖도록 하는 일련의 공정수순을 제공하는 것이다.An object of the present invention is to form a soft impurity layer on the sidewalls of trenches without forming an ion implantation process and to prevent the occurrence of bud beaks due to field oxide film formation in a device isolation method by trenches for highly integrated semiconductor devices. To provide a series of process steps to improve the sub- threshold characteristic curve of the active device.
이와 같은 본 발명의 목적을 실현하는 공정은 실리콘 기판상에 패드 산화막, 질화막 및 고온 산화막의 형성으로 소자분리 영역을 위한 개구부 및 이 개구부 측벽에 스페이서를 형성하여 된 소개구부를 통해 트렌치를 형성하는 단계 ; 기판 전면에 불순물 함유된 다결정 실리콘 막질을 형성하여 열처리하므로써 트렌치 측벽을 따라 불순물 이온층이 형성되는 단계 ; 상기 다결정 실리콘층을 열산화시켜 산화막을 형성하고, 전면에 버드 비크 발생 방지를 위한 질화막을 형성하는 단계 ; 트렌치 내부를 다결정 실리콘으로 매립하고 상기 패드 산화막 이상으로 상기 트렌치 내주면 상의 산화막, 질화막을 부분적으로 식각 제거하여, 매립된 실리콘에 대해 열산화시켜 필드 산화막을 형성하는 단계 ; 개구부를 지지하는 막질제거로 미세구조의 분리 영역을 형성하는 상기의 공정단계를 포함한다.A process for realizing the object of the present invention comprises the steps of forming a trench through an opening for the device isolation region and a spacer formed in the sidewall of the opening by forming a pad oxide film, a nitride film and a high temperature oxide film on the silicon substrate. ; Forming an impurity-containing polycrystalline silicon film on the entire surface of the substrate to form an impurity ion layer along the trench sidewalls; Thermally oxidizing the polycrystalline silicon layer to form an oxide film, and forming a nitride film on the entire surface to prevent bud beak generation; Filling the inside of the trench with polycrystalline silicon and partially etching away the oxide film and the nitride film on the inner circumferential surface of the trench beyond the pad oxide film to thermally oxidize the buried silicon to form a field oxide film; The above process step of forming the separation region of the microstructure by removing the film to support the opening.
본 발명의 공정에 대해서 첨부한 공정 수순도인 제4(a)도~제4(e)도를 참조하여 이하 상세히 설명한다.The process of the present invention will be described in detail below with reference to FIGS. 4 (a) to 4 (e) which are attached process steps.
본 발명은 고집적화된 반도체 장치, 특히 적어도 64M급 이상의 DRAM의 메모리 셀 어레이 형성에 있어 협소한 영역을 점유하는 소자분리 영역 형성에 적합한 것이다. 이에 지적된 바와 같이 개구부를 이루는 절연막질의 두께와 트렌치 깊이 등은 비교적 저밀도 반도체 장치의 경우와 동일한 수준이나 단지 그 폭만으로 협소해지므로 개구부 형성에 관련한 사진식각의 분해등의 제한적 요소에 따른 스페이서 형성으로 마스킹층의 상대적 두께 상승에도 불구하고 행해지는 종래의 트렌치 측벽으로의 이온주입 과정은 본 발명에서 요구되지 않으므로 종래의 경우와 동일한 공정이 개구부 형성시 적용되어도 무방하다.The present invention is suitable for forming an isolation region that occupies a narrow area in the formation of a highly integrated semiconductor device, especially a memory cell array of at least 64M class DRAM or more. As pointed out above, the thickness and trench depth of the insulating film forming the openings are the same as those of the low-density semiconductor device, but narrow only at the width thereof. The conventional implantation process into the trench sidewalls which is performed despite the relative thickness increase of the masking layer is not required in the present invention, so the same process as the conventional case may be applied when forming the openings.
제 4 (a)도는 개구부가 형성한 것을 나타낸 단면도로서, 실리콘 기판(20)위에는 패드 산화막(21), 질화막(22), HOT막(23)이 각각 230Å, 1500Å, 1000Å의 두께로 형성된 후에 상기 패드 산화막(21)이 노출되는 개구부(24)가 통상적인 사진식각 방법으로 형성된다. 개구부는 소자분리 영역이 형성된 위치에 대응하여 형성되고 그 폭은 본 실시예에서 0.5μm로 하여 형성되었다. 그러나 이 개구부는 전체가 소자분리 영역은 아니다. 제 4 (b)도와 같이 스페이서(25), (26)에 의해 한정된 소개부 영역(27)에 준하여 미세폭의 트렌치에 의한 소자분리 영역이 형성된다.4A is a cross-sectional view showing that the opening is formed, and after the pad oxide film 21, the nitride film 22, and the HOT film 23 are formed on the silicon substrate 20 to a thickness of 230 kV, 1500 kV, and 1000 kV, respectively, An opening 24 through which the pad oxide film 21 is exposed is formed by a conventional photolithography method. The opening was formed corresponding to the position where the device isolation region was formed, and the width thereof was formed to be 0.5 탆 in this embodiment. However, these openings are not entirely device isolation regions. As shown in FIG. 4 (b), an element isolation region is formed by a trench having a fine width in accordance with the introduction region 27 defined by the spacers 25 and 26.
언급한 스페이서(25), (26)는 질화막을 전면에 도포하고 비등방성 식각으로 HTO막(23)의 표면이 노출되는 싯점으로 하여 질화막에 의한 스페이서(25), (26)가 형성되고 이들 두 스페이서만 정의된 영역은 그 폭이 0.2μm로 하여 소개부 영역(27)을 형성한다.The spacers 25 and 26 mentioned above are applied to the entire surface of the nitride film and anisotropic etching is performed to expose the surface of the HTO film 23 so that the spacers 25 and 26 formed by the nitride film are formed. The region where only the spacer is defined has a width of 0.2 탆 to form the introduction region 27.
분리영역의 폭을 줄여 고집적화시키기 위한 상기 스페이서 형성후 마스킹 층은 HTO막(23)을 습식 또는 건식식각으로 제거한다. 이와 같이 마스킹 층의 일부를 미리 제거하는 이유는 이유의 공정에서 밝혀진다.The masking layer removes the HTO film 23 by wet or dry etching after the formation of the spacer to reduce the width of the isolation region and to highly integrate the spacer. The reason for removing part of the masking layer in advance is found in the reasoning process.
이어서 소개부 영역(27)에 대해 기관 깊이방향으로 RIE(Reactive Ion Etching)와 같은 건식식각 방법으로 1.0μm 깊이인 트렌치를 형성한다. 따라서 트렌치의 폭(W)는 0.2μm, 트렌치의 깊이(D)는 1.0μm인 트렌치가 형성된다.Next, a trench having a depth of 1.0 μm is formed in the inlet region 27 by a dry etching method such as Reactive Ion Etching (RIE) in the engine depth direction. Therefore, trenches having a width W of 0.2 μm and a depth D of 1.0 μm are formed.
트렌치 형성후에는 트렌치 측벽을 따라서 불순물 층이 형성되도록 해야 한다. 그러나 종래와 같이 이온주입에 의한 방식은 문제가 있으므로 본 발명에서는 B+또는 P-이온이 고농도로 도핑된 다결정 실리콘층을, 이를테면 50Å~500Å의 얇은 두께로 침적 형성하고, 이어서 어닐링에 의해서 이 층속의 불순물 이온들이 트렌치의 벽을 통해 확산 침투되도록 하므로써 트렌치 측벽에 불순물 층(29)이 형성되도록 한다.After trench formation, an impurity layer must be formed along the trench sidewalls. However, as the conventional method by ion implantation is problematic, in the present invention, a polycrystalline silicon layer doped with a high concentration of B + or P - ions, for example, is deposited to a thin thickness of 50 kPa to 500 kPa, followed by annealing. Impurity ions in the interior are allowed to diffuse and penetrate through the walls of the trench, thereby forming an impurity layer 29 on the trench sidewalls.
이때 트렌치 주위로 형성되는 반도체 소자가 N형의 MOS 트랜지스터인 경우에는 B 이온을, P형의 MOS 트랜지스터인 경우에는 인이온(P)을 사용한다.At this time, when the semiconductor element formed around the trench is an N-type MOS transistor, B ions are used, and in the case of a P-type MOS transistor, phosphorus ions P are used.
제 4 (c)도에서 참조부호 '28'은 트렌치 측벽을 기판안쪽으로 불순물층이 형성되도록 불순물 이온이 도핑된 다결정 실리콘이었으나 열산화 공정에 의해 모두 산화층으로 된 층을 가르킨다. 이 산화층(28)은 기능상으로 볼때는 트렌치 형성에 따른 기판 실리콘의 결함을 보상하기 위한 층으로서 형성된 절연층이다.In FIG. 4 (c), reference numeral 28 denotes polycrystalline silicon doped with impurity ions such that an impurity layer is formed in the trench sidewalls into the substrate, but refers to a layer made of all oxide layers by a thermal oxidation process. This oxide layer 28 is an insulating layer formed as a layer for compensating for defects in the substrate silicon due to the formation of trenches in functional terms.
이와 같이 다결정 실리콘층을 산화시켜 약 320Å 두께 정도의 산화층으로 형성한 후에 기판 전면에 걸쳐 70Å 정도의 얇은 질화막(30)을 형성하도록 한다. 이는 본 발명의 목적에 관련하여 필드 산화막 형성시 버드 비크의 발생을 방지하기 위해 형성되는 층이다.In this manner, the polycrystalline silicon layer is oxidized to form an oxide layer having a thickness of about 320 GPa and then a thin nitride film 30 of about 70 GPa is formed over the entire surface of the substrate. This is a layer formed in order to prevent the occurrence of bud beaks when forming a field oxide film in accordance with the object of the present invention.
이어서, 트렌치의 내부는 제 4 (c)도이 참조부호 '31'와 같이 다결정 실리콘으로 매립된다. 이것은 다결정 실리콘을 전면에 도포하고 에치 백하여 다결정 실리콘이 트렌치 내부에 잔유시켜 이루어진다.Subsequently, the inside of the trench is filled with polycrystalline silicon as shown in Fig. 4C. This is done by applying polycrystalline silicon to the entire surface and etching back so that the polycrystalline silicon remains inside the trench.
다음 단계로는 필드 산화막을 형성하는 단계인데 이때 버드 비크 발생을 고려하여 기판 전면에 도포된 질화막(30)과 산화 형성된 산화막(28)을 부분적으로 식각하여 제거하도록 한다. 건식 및 습식 등의 식각방법으로 제거되지만 제 4 도(d)와 같이 패드 산화막(21) 이하까지 식각하여 제거되지 않도록 한다. 이어서 트렌치내 매립된 다결정 실리콘층에 대해서 열산화 공정에 따른 필드 산화막(32)이 형성되도록 한다. 이때 도시부호 'C'로 지시된 부분과 같이 패드 산화막(21)과 트렌치가 접하는 2개의 절연층(28), (30)이 삽입된 형태로 되어 있고 이 두층에 의해 분리된 트렌치 상측에서만 필드 산화막(32)이 형성되므로 버드 비크가 발생할 여지가 없는 것이다. 특히 본 실시예에서 얇은 질화막(30)의 두께가 70Å인 경우 850℃인 이하로 열적 습식산화공정으로 필드 산화막을 형성하면 질화막(30)에 의해 버드 비크가 충분히 억제될 수 있다.The next step is to form a field oxide film. In this case, the nitride film 30 and the oxidized oxide film 28 formed on the entire surface of the substrate are partially etched and removed in consideration of the occurrence of a bird beak. Although it is removed by an etching method such as dry and wet, it is not etched to the pad oxide film 21 or less as shown in FIG. 4 (d). Subsequently, the field oxide film 32 according to the thermal oxidation process is formed on the polycrystalline silicon layer embedded in the trench. At this time, as shown by the symbol 'C', the pad oxide film 21 and the two insulating layers 28 and 30 in contact with the trench are inserted, and the field oxide film is formed only on the upper side of the trench separated by the two layers. Since 32 is formed, there is no room for bird beaks. In particular, in the present embodiment, when the thickness of the thin nitride film 30 is 70 kPa, if the field oxide film is formed by a thermal wet oxidation process below 850 ° C., the bud beak may be sufficiently suppressed by the nitride film 30.
여기서 공정 진행상 잇점은 제 4 (b)도의 단계에서 HTO막(23)을 미리 제거했던 것에서 부터 온다. 트렌치내의 매립된 다결정 실리콘층(31)은 그 일부가 필드 산화막(32)으로 되고, 개구부를 지지하는 HTO막(23)의 습식식각시에는 형성된 필드 산화막(32)이 식각으로부터 보호되어야 하는 필용성이 제거된다. 더우기 미리 HTO막(23)을 제거하였기 때문에 다결정 실리콘층(31)의 산화량을 줄일 수 있게 되고 그 두께가 작게 형성될 수 있으므로 열적 스트레스를 적게 유지할 수 있는 잇점이 있게 된다.The process progress benefit here comes from having previously removed the HTO film 23 in the step of FIG. 4 (b). Part of the embedded polycrystalline silicon layer 31 in the trench becomes a field oxide film 32, and the wettability of the field oxide film 32 formed during wet etching of the HTO film 23 supporting the openings must be protected from etching. Removed. Furthermore, since the HTO film 23 has been removed in advance, the amount of oxidation of the polycrystalline silicon layer 31 can be reduced and the thickness thereof can be made small, so that thermal stress can be kept low.
이어서 제 2 (e)도와 같이 소자분리를 완성하도록 질화막(22)과 스페이서(21), (26)을 인산용액에 의한 습식식각 방법으로 제거하고 패드 산화막(21) 또한 제거하여 트렌치 구조의 소자분리형성 공정을 종료한다.Subsequently, the nitride film 22, the spacers 21, and 26 are removed by a wet etching method using a phosphate solution, and the pad oxide film 21 is also removed to complete device isolation as shown in FIG. 2 (e). The formation process is terminated.
제 3 도의 종래예와 비교를 위해서 제 5 (e)도는 제 4 도의 참조부호 'D'의 부분에 대한 확대 도시된 단면도로서 종래와 같이 함몰 부분이 없고 또한 버드 비크가 없다.For comparison with the conventional example of FIG. 3, FIG. 5 (e) is an enlarged cross-sectional view of the portion 'D' of FIG. 4, which has no recessed portion and no bud beak as in the prior art.
그리고 트렌치 측벽을 따라 불순물층의 형성으로 이후 형성되는 소자의 전기적 특성이 유지되고 기생누설 전류가 형성되지 않는 개선된 소자분리 영역을 형성하게 되는 것이다.The formation of the impurity layer along the trench sidewalls maintains the electrical characteristics of the devices to be formed later and forms an improved isolation region in which parasitic leakage currents are not formed.
그리고, 트렌치 측벽에 불순물 이온이 도핑된 다결정 실리콘층의 형성은 어닐에 의한 도우즈의 확산과 아울러 이층이 산화에 따른 손상 보상용 산화층으로 되는 등의 공정 진행상 잇점을 제공한다. 그리고 언급하였듯이 버퍼층이 HTO층(23)을 공정 초기의 단계에서 미리 제거하므로써 필드 산화막을 비교적 작게 형성할 수 있어 공정의 안전성을 배가시킨다.In addition, the formation of the polycrystalline silicon layer doped with the impurity ions on the trench sidewalls provides advantages in the progress of the process such as diffusion of the dose by annealing and the formation of an oxide layer for damage compensation due to oxidation. As mentioned above, the buffer layer can form the field oxide film relatively small by removing the HTO layer 23 in the early stage of the process, thereby increasing the safety of the process.
본 발명의 공정에 관련하여 이의 한 변형예인 또다른 실시예가 이하 제공된다.Another embodiment which is one variant thereof in connection with the process of the present invention is provided below.
본 발명의 또다른 실시예에 따른 예를 제 6 도에 단면으로 나타내었다.An example according to another embodiment of the present invention is shown in cross section in FIG.
이것은 트렌치 주의로 형성되는 MOS 트랜지스터의 섭-드레숄드 특성 곡선의 험프 문제를 더욱 개선하도록 하기 위한 구조적 변경의 예를 나타낸 것이다.This is an example of a structural change to further improve the hump problem of the sub-threshold characteristic curve of a MOS transistor formed with trench attention.
본 발명에 따른 트렌치 측벽상의 불순물층 형성공정을 사용하여 도우즈량을 증가시키도록 즉, 제 6 도의 참조부호 '29'와 같이 불순물층의 확대를 위해서 패드 산화막(21)의 일부는 그 하부 막질(기판영역)에서 불순물층이 형성된 구조를 갖게 한다.A portion of the pad oxide film 21 may be formed in order to increase the dose by using an impurity layer forming process on the trench sidewalls according to the present invention, that is, to enlarge the impurity layer as shown by reference numeral 29 in FIG. In the substrate region).
이것을 형성하기 위해서 제 4 (b)도의 단계에서 HTO막(23)을 습식제거할 때 패드 산화막(21)의 일부도 제거된다. 그 제거된 길이는 제 6 도에서 'E'로 표시된 부분까지이며 이 길이는 조절될 수 있다. 그리고 불순물 이온이 함유된 다결정 실리콘층(28)이 패드 산화막이 일부 제거된 부분까지 채워져 형성되므로 어닐에 의한 불순물 이온이 실리콘 기판쪽으로 확산되어 불순물층(29')이 제 6 도와 같이 형성된다. 그 이후의 공정수순은 제 4 도의 예와 같다.To form this, a part of the pad oxide film 21 is also removed when the HTO film 23 is wet removed in the step of FIG. 4 (b). The removed length is up to the portion labeled 'E' in FIG. 6 and this length can be adjusted. In addition, since the polycrystalline silicon layer 28 containing the impurity ions is filled up to the part where the pad oxide film is partially removed, the impurity ions due to annealing are diffused toward the silicon substrate to form the impurity layer 29 'as the sixth degree. The subsequent process steps are the same as in the example of FIG.
그의 구성 요소에 첨부된 참조부호는 제 4 도와 동일하게 지시되어 있다.Reference numerals attached to the components are indicated the same as in the fourth degree.
이와 같은 본 발명은 저밀도 뿐만 아니고 고밀도 반도체 소자 형성시에 유리한 트렌치 구조의 소자분리방식을 제공하고 있다.As described above, the present invention provides a device isolation method having a trench structure that is advantageous in forming not only low density but also high density semiconductor devices.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021692A KR940006091B1 (en) | 1991-11-29 | 1991-11-29 | Semiconductor device isolation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021692A KR940006091B1 (en) | 1991-11-29 | 1991-11-29 | Semiconductor device isolation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011165A KR930011165A (en) | 1993-06-23 |
| KR940006091B1 true KR940006091B1 (en) | 1994-07-06 |
Family
ID=19323840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910021692A KR940006091B1 (en) | 1991-11-29 | 1991-11-29 | Semiconductor device isolation method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006091B1 (en) |
-
1991
- 1991-11-29 KR KR1019910021692A patent/KR940006091B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011165A (en) | 1993-06-23 |
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