KR940005692B1 - Data output driver of the semiconductor memory device - Google Patents

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Abstract

The data output driver includes a third voltage generating circuit for supplying a voltage of a high impedance through a connection node of series-connected pull-up and pull-down transistors to a data output terminal connected to the output of a driver, and a gating circuit for sensing an output data voltage level of the ouput terminal and selectively gating the pull-up and pull-down transistors of the third voltage generating circuit, thereby reducing power consumption.

Description

반도체 메모리장치의 데이타 출력 드라이버Data output driver of semiconductor memory device

제 1 도는 종래의 반도체 메모리장치의 데이타 출력 드라이버를 나타내는 것이다.1 shows a data output driver of a conventional semiconductor memory device.

제 2 도는 제 1 도의 동작을 설명하기 위한 타이밍도이다.2 is a timing diagram for explaining the operation of FIG.

제 3 도는 본 발명에 따른 반도체 메모리장치의 데이타 출력 드라이버를 나타내는 것이다.3 shows a data output driver of a semiconductor memory device according to the present invention.

제 4 도는 제 3 도의 게이팅수단의 논리회로도를 나타내는 것이다.4 shows a logic circuit diagram of the gating means of FIG.

제 5 도는 제 3 도의 동작을 설명하기 위한 타이밍도이다.5 is a timing diagram for explaining the operation of FIG.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리 장치의 데이타 출력 드라이버에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output driver of a semiconductor memory device.

통상적으로 다이나믹 램(Dynamic Random Acess Memory)의 데이타 출력단에는 센스증폭기의 출력을 출력단자(Dout)로 드라이브 하기 위한 데이타 출력 드라이버(Data Output Driver)를 가지고 있다. 상기의 데이터 출력 드라이버는 센스증폭기의 차동증폭 출력신호(SAS,)의 초기에 "하이" 또는 "로우" 또는 중간레벨(하이 임피던스)에 있다가 메모리 셀로부터 데이터를 읽어 "하이" 또는 "로우"로 결정되어질때 데이터 출력 인에이블클럭(Data Output Enable Clock)에 의해 상기 신호를 출력단자(Dout)으로 버퍼링하게 동작되어 있다.Typically, the data output of the dynamic random access memory has a data output driver for driving the output of the sense amplifier to the output terminal. The data output driver is a differential amplifier output signal (SAS, ) Is initially at "high" or "low" or mid-level (high impedance) and reads data from the memory cell to the "Data Output Enable Clock" when it is determined to be "high" or "low". Thereby buffering the signal to the output terminal Dout.

제 1 도는 종래의 데이터 출력 드라이버로서, 전원전압 공급단자(Vcc), 접지전압 공급단자(Vss), 데이터 출력단자(Dout)(18)와, 센스 앰프의 차동증폭기(도시하지 않았음)의 출력, 즉 논리 "1" 또는 논리 "0"의 상태를 가지는 감지증폭신호(SAS,)을 입력하여 데이터 출력버퍼 인에이블클럭(ψOE)(이하 인에이블클럭이라 함)의 입력에 의해 인에이블 되어 상기 두입력신호를 게이팅 출력하는 데이터 출력 드라이버 제어회로(12)와, 상기 전원공급 전압단자와 접지전원 공급단자사이에 2개의 N모오스 트랜지스터(M1)(M2)가 직렬접속되어 상기 데이타 출력 드라이버 제어신호의 2개의 게이팅신호가 각 게이트에 입력시에 상기 두 게이팅신호의 논리에 따른 전압을 상기 직렬접속 노드점(20)을 통해 상기 데이터출력단자(18)로 드라이브하는 드라이브수단(15)과, 상기 데이터 출력버퍼 인에이블클럭(ψOE)를 입력하여 상기 클럭에 의해 데이터출력이 완료되는 시점에서 출력데이터 제어펄스(ψDCP)를 발생하는 제어펄스 발생수단(30)과, 상기 전원공급 전압단자(14) 및 접지단자(16)에 의해 소정전압(Vcc)과 접지전압(Vss)사이에 2개의 N모오스 트랜지스터(MU)(MD)가 직렬접속되며 상기 제어펄스발생수단의 출력 데이터 제어펄스(ψDCP)가 상기 트랜지스터(MU)(MD)의 각 게이트에 입력시 발생하는 하이-임피던스 상태의 전압을 직렬접속노드(32)를 통하여 상기 출력단자(18)로 출력하는 제 3 전압발생회로(31)로 구성한다.1 is a conventional data output driver, which outputs a power supply voltage supply terminal (Vcc), a ground voltage supply terminal (Vss), a data output terminal (Dout) 18, and a differential amplifier (not shown) of a sense amplifier. That is, the sense amplification signal SAS having a state of logic "1" or logic "0" And a data output driver control circuit 12 that is enabled by an input of a data output buffer enable clock ψOE (hereinafter referred to as an enable clock) to gate the two input signals and outputs the power supply voltage. Two N-MOS transistors M1 and M2 are connected in series between the terminal and the ground power supply terminal so that when two gate signals of the data output driver control signal are input to each gate, the voltage according to the logic of the two gate signals is applied. Inputting the drive means (15) for driving the data output terminal (18) through the serial connection node point (20) and the data output buffer enable clock (ψOE) to complete data output by the clock. The control voltage generating means 30 for generating the output data control pulse ψ DCP at the time point, and the predetermined voltage Vcc and the ground voltage (Vcc) by the power supply voltage terminal 14 and the ground terminal 16. Two N-MOS transistors (MU) (MD) are connected in series between Vss, and the high data generated when the output data control pulse (ψDCP) of the control pulse generating means is input to each gate of the transistor (MU) MD. And a third voltage generator circuit 31 for outputting an impedance voltage to the output terminal 18 through the series connection node 32.

상기 제어펄스발생수단(30)은 상기 인에이블클럭(ψOE)를 반전하여 소정지연하는 반전지연버퍼(20)와 상기 반전지연버퍼(20)의 출력과 상기 인에이블클럭(ψOE)를 입력하여 부논리합하여 출력데이터 제어펄스(ψDCP)를 출력하는 부논리합 게이트(22)와 상기 부논리합 게이트(22)의 출력을 버퍼링하는 버퍼(24)로 구성된다.The control pulse generating means 30 inverts the enable clock ψ OE and inputs an output of the inverted delay buffer 20, the output of the inverted delay buffer 20, and the enable clock ψ OE. And a negative logic gate 22 for outputting the output data control pulse? CP and a buffer 24 for buffering the output of the negative logic gate 22.

상기한 제 1 도중 전류(I3)는 N모오스 트랜지스터(MU)와 (MD)가 출력데이터 제어펄스(ψDCP)에 의해 동시 "턴온"되어 상기 전원공급전압(Vcc)와 접지전압(Vss)사이에 직류전류패스가 형성되어 흐르는 전류이다.In the first intermediate current I 3 , the N-MOS transistors MU and MD are simultaneously " turned on " by the output data control pulses ψDCP so that between the power supply voltage Vcc and the ground voltage Vss. DC current path is formed in the current flowing through.

제 2 도는 제 1 도의 동작을 설명하기 위한 타이밍도이다.2 is a timing diagram for explaining the operation of FIG.

ADD는 어드레스, ψOE는 인에이블클럭, A와 B는 데이터출력 드라이버 제어회로(12)의 출력, ψDCP는 출력데이터 제어펄스, Dout는 데이터출력단자의 출력, I3는 N모오스 트랜지스터(MU)(MD)의 동작에 의한 전류이다.ADD is the address, ψOE the enable clock, A and B are output from the data output driver, the control circuit (12), ψDCP the output data control pulse, Dout is output from the data output terminal, I 3 is N Mohs transistor (MU) ( MD) is the current by operation.

통상의 반도체 메모리장치에서 행어드레스가 액티브 "로우"로 되면 행어드레스(ROW)를 스트로브하게 된다(도시하지 않음). 그리고 제 2 도와 같이 열어드레스(COL1)(COL2)가 연속적으로 입력되어지면 어드레스지정에 의한 메모리셀(도시하지 않음)의 저장데이타가 억세스된다. 따라서 상기 어드레스지정에 의한 메모리셀의 리이드 데이터는 제 1 도에서 전술한 바와 같이 센스증폭기(도시하지 않음)에서 증폭되어 감지증폭신호(SAS,)는 데이터 출력드라이버 제어회로(12)에 입력된다. 이때 상기 데이터 출력 드라이버 제어회로(12)에는 인에이블클럭(ψOE)이 입력된다.Hang address in a conventional semiconductor memory device Becomes an active " low " to strobe the row address ROW (not shown). As shown in the second drawing, when the openings COL1 and COL2 are continuously input, the storage data of the memory cells (not shown) by addressing is accessed. Therefore, the lead data of the memory cell by the addressing is amplified by a sense amplifier (not shown) as described above with reference to FIG. Is input to the data output driver control circuit 12. At this time, an enable clock ψ OE is input to the data output driver control circuit 12.

상기 인에이블클럭(ψOE)를 입력하는 데이터 출력 드라이버 제어회로는 센스증폭기의 출력신호(SAS,)를 상기 클럭(ψOE)에 의해 출력단자(A, B)로 각각 출력한다. 따라서 상기 열어드레스(COL1)지정에 의한 리이드 데이터는 상기 인에이블클럭(ψOE)에 의해 N모오스 트랜지스터(M1)과 (M2)의 게이트로 입력되어 제 2 도 2C의 하이-임피던스 상태의 전압 레벨에서 2a와 같이 드라이브된다. 한편 상기 인에이블클럭(ψOE)은 반전지연기(20) 및 노아게이트(22)로 입력된다.The data output driver control circuit for inputting the enable clock ψOE may include an output signal SAS of a sense amplifier. ) Is outputted to the output terminals A and B by the clock? Therefore, the lead data by the open dress COL1 designation is input to the gates of the N-MOS transistors M1 and M2 by the enable clock ψOE, and at the voltage level of the high-impedance state of FIG. It is driven as 2a. Meanwhile, the enable clock ψ OE is input to the inverting delay unit 20 and the noble gate 22.

상기와 같이 열어드레스(COL1)의 데이터가 출력되는 상태에서 열어드레스(COL1)가 열어드레스(COL2)로 변화할때 소정기간 동안 인에이블클럭(ψOE)을 "로우"로 떨어지게 하면 출력 데이터 제어펄스(ψDCP)가 제 2 도와 같이 생성된다. 이때 상기 열어드레스의 변동을 감지하여 인에이블클럭(ψOE)을 소정시간 동안 "로우"로 하는 것은 ATD(Address Transition Detection)(도시하지 않음)를 이용하여 손쉽게 할 수 있다. 따라서, 어드레스가 변동할때마다 출력데이터 제어펄스(ψDCP)가 노아게이트(22)로부터 출력되어 N모오스 트랜지스터(MU)(MD)의 각 게이트에 입력되게 된다.As described above, when the enable dress COL1 changes to the open dress COL2 while the data of the open dress COL1 is outputted, when the enable clock ψOE falls to "low" for a predetermined period, the output data control pulse. (ψDCP) is generated as the second degree. At this time, it is easy to detect the change of the open dress and enable the enable clock ψOE for a predetermined time by using an address transition detection (ATD) (not shown). Therefore, whenever the address changes, the output data control pulse? DCP is output from the NOA gate 22 and input to each gate of the N-MOS transistor MU MD.

출력단자(18)의 출력데이터 전압레벨이 "하이"(2a) 또는 "로우"(2b)에 관계없이 상기 출력데이터 제어펄스(ψDCP)가 "하이"인 동안은 상기 N모오스 트랜지스터(MU)와 (MD)가 동시 "턴온"되어 전원공급 전압(Vcc)와 접지전압(Vss)사이에 직류전류패스(I3)가 형성되며, 이로 인해 상기 N모오스 트랜지스터(MU)(MD)의 턴온 저항비에 의해 출력단자(18)의 전압레벨은 하이-임피던스상태 즉, t2, t5시점의 전압레벨로 가지게 형성된 다음 제 2 도와 같이 데이터를 출력한다.Regardless of whether the output data voltage level of the output terminal 18 is " high " 2a or " low " 2b, while the output data control pulse? DCP is " high " (MD) is simultaneously "turned on" to form a DC current path (I 3 ) between the power supply voltage (Vcc) and the ground voltage (Vss), resulting in a turn-on resistance ratio of the N-MOS transistor (MU) (MD) As a result, the voltage level of the output terminal 18 is formed to have the high-impedance state, that is, the voltage level at the time points t 2 and t 5 , and then outputs data as shown in the second degree.

그러나 상기 제 1 도와 같은 데이타 출력 드라이버를 가지는 반도체 메모리장치의 데이터 출력버퍼를 고속 및 저소비전력이 요구되는 현반도체메모리 경향에 비추어 보면 하기와 같은 문제를 발생시킨다.However, in view of the trend of current semiconductor memory requiring high speed and low power consumption, the data output buffer of a semiconductor memory device having the same data output driver as the first diagram generates the following problems.

상기 출력데이터 제어펄스(ψDCP)가 "하이"인 구간동안은 상기 출력단(18)의 이전 데이터 전압레벨에 무관하게 상기 제 3 전압발생회로(31)의 N모오스 트랜지스터(MU)와 (MD)가 동시 "턴온"되어 상기 전원전압(Vcc)와 접지전압(Vss)사이에 직류전류패스(I3)가 형성되어 제 2 도의 2j와 2k처럼 순간적으로 전류가 흐르게 되어 많은 전력을 소비하는 문제점이 노출되고 있다.During the period in which the output data control pulse? DCP is "high", the N-MOS transistors MU and MD of the third voltage generator circuit 31 are independent of the previous data voltage level of the output terminal 18. Simultaneously " turned on " to form a DC current path I 3 between the power supply voltage Vcc and the ground voltage Vss so that current flows instantaneously as in 2j and 2k of FIG. It is becoming.

따라서 본 발명의 목적은 반도체 메모리장치의 데이터 출력 드라이버에 있어서, 상기 데이터 출력 드라이버가 디스에이블 되어지는 소정기간동안 출력데이터의 출력레벨을 최소한의 전력소비와 최소한의 시간동안에 하이-임피던스 상태의 전압레벨로 제어토록 하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a data output driver of a semiconductor memory device, wherein the output level of the output data for a predetermined period of time when the data output driver is disabled is set to a minimum power consumption and a voltage level of high-impedance state for a minimum time. It is to provide a circuit for controlling.

상기 목적을 달성하기 위한 본 발명은, 전원공급 전압단자(14), 접지전압 공급단자(16), 데이터 출력단자와 논리 "1" 또는 논리 "0"의 상태를 가지는 감지증폭신호(SAS,)을 입력하며 데이터 출력버퍼 인에이블클럭(ψOE)의 입력에 의해 인에이블되어 상기 두 입력신호를 게이팅 출력하는 데이터출력 드라이버제어회로(12)와, 상기 전원공급 전압단자와 접지전원 공급단자 사이에 2개의 N모오스 트랜지스터(M1), (M2)가 직렬접속되며 상기 데이터 출력 드라이버 제어회로의 2개의 게이팅신호가 각 게이트에 입력시에 상기 두 게이팅신호의 논리에 따른 전압을 상기 직렬접속 노드점(20)을 통해 상기 데이터 출력단자로 드라이브 하는 드라이브수단(15)과, 상기 데이터 출력버퍼 인에이블 클럭 ψOE를 입력하며 상기 클럭에 의해 데이터 출력이 완료되는 시점에서 출력데이터 제어펄스(ψDCP)를 발생하는 제어펄스발생수단(30)과, 상기 전원공급 전압단자 및 접지단자에 의해 소정전압(Vcc)와 접지전압(Vss) 사이에 2개의 N모오스 트랜지스터(MU)와 (MD)가 직렬접속되며 게이팅수단(40)의 게이팅신호가 상기 트랜지스터(MU)와 (MD)의 게이트에 입력시 발생하는 하이-임피던스 상태의 전압을 상기 직렬접속노드(32)를 통하여 상기 출력단자(18)로 출력하는 제 3 전압발생회로(31)와 상기 출력단자와 출력데이타를 받고 상기 제어펄스발생수단의 출력데이터 제어펄스(ψDCP)발생에 의해 상기 제 3 전압발생회로의 트랜지스터(MU)와 (MD)를 게이팅하는 게이팅수단(40)으로 구성됨을 특징으로 한다.The present invention for achieving the above object, the power supply voltage terminal 14, the ground voltage supply terminal 16, the data output terminal and the sense amplification signal (SAS) having a state of logic "1" or logic "0" And a data output driver control circuit 12 which is enabled by the input of a data output buffer enable clock (ψOE) to gating the two input signals, and between the power supply voltage terminal and the ground power supply terminal. Two N-MOS transistors M1 and M2 are connected in series, and when two gating signals of the data output driver control circuit are input to each gate, a voltage according to the logic of the two gating signals is inputted to the series connection node point ( 20) inputs the drive means 15 for driving to the data output terminal and the data output buffer enable clock ψ OE and generates an output data control pulse ψDCP at the time when the data output is completed by the clock. Two N-MOS transistors between the control voltage generating means 30 and the power supply voltage terminal and the ground terminal between a predetermined voltage Vcc and a ground voltage Vss. Is connected in series and the high-impedance voltage generated when the gating signal of the gating means 40 is input to the gates of the transistors MU and MD is connected to the series connection node 32. The third voltage generation circuit 31 outputs to the output terminal 18 and the output terminal and the output data through the () and generates the third voltage by generating the output data control pulse (ψDCP) of the control pulse generating means And gating means 40 for gating the transistors MU and MD of the circuit.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 3 도는 본 발명에 따른 데이타 출력 드라이버를 나타낸 것으로서, 게이팅수단(40)은 상기 출력단자(18)과 연결되어 있으며 상기 출력단자(18)의 출력데이터와 상기 제어펄스발생수단(30)이 출력데이터 제어펄스(ψDCP)발생에 의해 상기 제 3 전압발생회로(31)의 N모오스 트랜지스터(MU)와 (MD)중 하나만을 "턴온"시켜 상기 출력단(18)의 전압레벨을 하이-임피던스상태의 전압레벨로 만든다.3 shows a data output driver according to the present invention, wherein the gating means 40 is connected to the output terminal 18 and the output data of the output terminal 18 and the control pulse generating means 30 are output. Only one of the N-MOS transistors MU and (MD) of the third voltage generator circuit 31 is turned on by the generation of the data control pulse ψDCP to raise the voltage level of the output stage 18 in a high-impedance state. Make voltage level.

상기한 제 3 도의 구성중 상기 제어펄스발생수단(30)의 출력데이터 제어펄스(ψDCP)는 전술한 제 1 도 제어펄스(ψDCP)와 동일한 펄스이고, 상기 제 3 전압발생회로(31)의 직렬접속 출력노드(31)는 제 1 도의 직렬접속노드(20)에 접속된다.In the configuration of FIG. 3, the output data control pulse ψDCP of the control pulse generating means 30 is the same pulse as the above-mentioned first degree control pulse ψDCP, and the series of the third voltage generating circuit 31 is in series. The connection output node 31 is connected to the serial connection node 20 of FIG.

제 4 도는 제 3 도의 게이팅수단(40)의 구성도로서, 42, 46, 48은 낸드(NAND)게이트, 44, 50은 부(NOT)게이트이다. 상기 게이팅수단(40)을 상기 제어펄스발생수단(40)의 출력데이터 제어펄스(ψDCP)가 "하이"인 구간에 있어서 상기 출력단자의 데이터 값이 "하이" 또는 "로우"인 상태로부터 상기 제 3 전압발생회로의 트랜지스터(MU) 및 (MD)를 선택적 "턴온"시켜 상기 출력단자의 전압레벨을 하이-임피던스 상태의 전압레벨로 변화하는 과정을 하기와 같이 설명한다.4 is a configuration diagram of the gating means 40 of FIG. 3, in which 42, 46, and 48 are NAND gates, and 44 and 50 are negative gates. The gating means 40 is selected from the state in which the data value of the output terminal is "high" or "low" in a section in which the output data control pulse ψDCP of the control pulse generating means 40 is "high". The process of changing the voltage level of the output terminal to the voltage level of the high-impedance state by selectively turning on the transistors MU and MD of the voltage generator circuit will be described below.

i) 출력단자(18)의 이전 데이터 출력 전압레벨이 "하이"인 경우,i) When the previous data output voltage level of the output terminal 18 is "high",

상기 출력데이터 제어펄스(ψDCP)가 "하이"가 되고 상기 출력단자(18)의 출력레벨이 "하이"이면 제 4 도의 낸드게이트(46)과 (48)에는 각각 2개 입력단자에 하나는 상기 제어펄스(ψDCP)가 입력되고 나머지 하나에는 상기 출력단자의 출력레벨 "하이"가 각각 입력되어 낸드게이트(46)과 (48)의 출력은 "로우"가 된다. 낸드게이트(42)는 2개의 입력중 하나는 상기 제어펄스(ψDCP)의 입력이고 나머지 하나는 상기 낸드게이트(46)의 출력, "로우"를 입력으로 받아 출력은 "하이"가 된다. 부게이트(44)는 상기 낸드게이트(42)의 출력을 입력으로 받아 "로우"의 출력을 발생하고 부게이트(50)은 상기 낸드게이트(48)의 출력을 입력으로 받아 "하이"의 출력을 발생하여 상기 게이팅수단(40)은 상기 제 3 전압 발생회로(31)의 N모오스 트랜지스터(MU)를 "턴오프"시키고(MD)를 "턴온"시켜 상기 출력단자의 전압레벨을 소정시간 동안 하이-임피던스 상태의 전압레벨로 만든다. 이 경우 상기 제 3 전압발생회로의 전력소모는 발생하지 않는다.When the output data control pulse ψDCP becomes "high" and the output level of the output terminal 18 is "high", the NAND gates 46 and 48 of FIG. 4 each have two input terminals. The control pulse? DCP is input and the output level " high " of the output terminal is respectively input to the other one, so that the outputs of the NAND gates 46 and 48 are " low ". The NAND gate 42 receives one of the two inputs of the control pulse ψDCP and the other receives the output of the NAND gate 46, “low”, and the output becomes “high”. The subgate 44 receives the output of the NAND gate 42 as an input and generates an output of "low", and the subgate 50 receives the output of the NAND gate 48 as an input and receives an output of "high". And the gating means 40 “turns off” the N-MOS transistor MU of the third voltage generator circuit 31 and “turns on” MD to raise the voltage level of the output terminal for a predetermined time. -Make the voltage level of the impedance state. In this case, power consumption of the third voltage generating circuit does not occur.

ii) 출력단자의 이전 데이터출력 전압레벨이 "로우"인 경우,ii) when the previous data output voltage level of the output terminal is " low "

상기 출력데이터 제어펄스(ψDCP)가 "하이"가 되고 상기 출력단자(18)의 출력레벨이 "로우"이면 낸드게이트(46)과 (48)의 각각 2개의 입력단자에 하나는 상기 제어펄스(ψDCP)가 각각 입력되고 나머지 하나에는 상기 출력단자(18)의 출력레벨이 "로우"가 각각 입력되어 낸드게이트(46)(48)의 출력은 "하이"가 된다. 낸드게이트(42)에는 2개의 입력중 하나는 상기 제어펄스(ψDCP)의 입력이고, 나머지 하나는 상기 낸드게이트(46)의 출력 "하이"를 입력으로 받아 출력이 "로우"가 된다.When the output data control pulse ψDCP becomes "high" and the output level of the output terminal 18 is "low", one of the two input terminals of the NAND gate 46 and 48 is the control pulse ( DCP) is input to each other, and the output level of the output terminal 18 is inputted to the other, and the output of the NAND gates 46 and 48 becomes “high”. One of the two inputs to the NAND gate 42 is the input of the control pulse ψDCP, and the other receives the output “high” of the NAND gate 46 as an input and the output becomes “low”.

부게이트(44)는 상기 낸드게이트(42)의 출력을 입력으로 받아 "하이"의 출력을 발생하고 부게이트(50)은 상기 낸드게이트(48)의 출력을 입력으로 받아 "로우"의 출력을 발생하여 상기 게이팅수단(40)은 상기 제 3 전압발생회로(31)의 N모오스 트랜지스터(MU)를 "턴온"시키고 (MD)를 "턴오프"시켜 상기 출력단자의 전압을 소정시간동안 하이-임피던스 상태의 전압레벨로 만든다. 이 경우 상기 제 3 전압발생회로의 전력소모는 발생한다.The subgate 44 receives the output of the NAND gate 42 as an input and generates an output of "high", and the subgate 50 receives the output of the NAND gate 48 as an input and receives an output of "low". And the gating means 40 “turns on” the N-MOS transistor MU of the third voltage generator circuit 31 and “turns off” MD to turn the output terminal voltage high for a predetermined time. Make voltage level of impedance state. In this case, power consumption of the third voltage generating circuit occurs.

이와같이 제어펄스 발생수단(30)과 상기 제 3 전압발생회로(31)사이에 설치한 게이팅수단은 상기 출력단자(18)의 이전 출력데이터 전압레벨을 감지하여 상기 제어펄스 발생수단의 출력데이터 제어펄스(ψDCP)가 발생되면 상기 제 3 전압발생회로(31)의 N모오스 트랜지스터(MU)와 (MD)를 선택적으로 "턴온"시킴으로써, 발생되는 전력소비를 상당히 줄였으며 또한 제 3 전압발생회로의 N모오스 트랜지스터를 선택적으로 턴온시켜 하이-임피던스 상태의 전압레벨 도달시간을 줄임으로써 스피드 향상을 가져오게 되었다. 제 5 도는 제 3 도의 동작을 설명하기 위한 타이밍도이다. ψOE는 인에이블클럭, A와 B는 데이터 출력 드라이버 제어회로(12)의 출력, ψDCP는 출력데이터 제어펄스, Dout는 데이터 출력단자의 출력이고, 전류(I4)는 N모오스 트랜지스터 (MU)가 "턴온" (MU)가 "턴오프"되어서 상기 전원공급단자(14)의 소정전압(Vcc)에서 출력단자(18)로 흐르는 전류이고 전류(I5)는 N모오스 트랜지스터(MU)가 "오프"(MD)가 "턴온"되어서 상기 출력단자(18)에서 상기 접지전압 공급단자(16)의 소정전압(Vss)로 흐르는 전류이다. 어드레스 지정에 의한 메모리 셀의 리이드 데이터는 제 1 도에서 전술한 바와 같이 센스증폭기(도시하지 않음)에서 증폭되어 감지증폭신호(SAS,)는 제 3 도의 데이터 출력 드라이버 제어회로(12)에 입력된다. 이때 상기 데이터 출력 드라이버 제어회로(12)에는 인에이블클럭(ψOE)가 입력된다. 상기 인에이블클럭(ψOE)를 입력하는 데이터 출력 드라이버 제어회로는 센스증폭기의 출력신호(SAS,)를 상기 클럭(ψOE)에 의해 출력단자 A, B로 출력한다. 따라서 상기 열어드레스(COL1)지정에 의한 리이드 데이터는 상기 인에이블클럭(ψOE)에 의해 N모오스 트랜지스터(M1)과 (M2)의 게이트로 입력되어 제 5 도 5C의 하이-임피던스 상태의 전압레벨에서 5a와 같이 드라이브된다.In this way, the gating means provided between the control pulse generating means 30 and the third voltage generating circuit 31 senses the previous output data voltage level of the output terminal 18 to output data control pulses of the control pulse generating means. When (ψDCP) is generated, by selectively " turning on " the N-MOS transistors MU and MD of the third voltage generator circuit 31, the generated power consumption is significantly reduced and the N of the third voltage generator circuit is also reduced. Selective turn-on of the MOS transistor results in speed improvement by reducing the voltage-level arrival time of the high-impedance state. 5 is a timing diagram for explaining the operation of FIG. ψOE is the enable clock, A and B are the outputs of the data output driver control circuit 12, ψDCP is the output data control pulse, Dout is the output of the data output terminal, and the current I 4 is the N-MOS transistor MU. The "turn on" (MU) is "turned off" so that the current flows from the predetermined voltage Vcc of the power supply terminal 14 to the output terminal 18 and the current I 5 is the N-MOS transistor MU "off". "MD" is " turned on " and is a current flowing from the output terminal 18 to the predetermined voltage Vss of the ground voltage supply terminal 16. " (MD) " Lead data of a memory cell by addressing is amplified by a sense amplifier (not shown) as described above with reference to FIG. ) Is input to the data output driver control circuit 12 of FIG. At this time, an enable clock ψ OE is input to the data output driver control circuit 12. The data output driver control circuit for inputting the enable clock ψOE may include an output signal SAS of a sense amplifier. ) Is output to the output terminals A and B by the clock? Therefore, the lead data by the open dress COL1 designation is input to the gates of the N-MOS transistors M1 and M2 by the enable clock ψOE, and at the voltage level of the high-impedance state of FIG. 5C. It is driven as 5a.

한편 인에이블클럭(ψOE)는 제어펄스발생수단(30)에 입력되어, 제 1 도에서 상술한 바와 같이 출력데이터 제어펄스(ψDCP)를 출력하고, 게이팅수단(40)은 상기 출력단자(18)의 이전출력데이터의 전압레벨을 상기 제어펄스(ψDCP)에 의해 감지하여 상기 N모오스 트랜지스터(MU)와 (MD)를 선택적으로 게이팅하게 되며, 상기 게이팅수단(40)의 선택적게이팅으로 인해 상기 출력단자(18)의 하이-임피던스 상태의 전압레벨 도달시점이 t1과 t4에 완료되어 제 5 도와 같이 된다. 또한 상기 선택적게이팅에 의해 전류 I4와 I5가 흐르게 되는데, 여기서 전류 I4가 흐르는 구간에서만 전력소비가 발생한다.On the other hand, the enable clock ψ OE is input to the control pulse generating means 30, and outputs the output data control pulse ψDCP as described above in FIG. 1, and the gating means 40 is the output terminal 18. The voltage level of the previous output data is sensed by the control pulse (ψDCP) to selectively gate the N-MOS transistors (MU) and (MD), and due to the selective gating of the gating means 40, the output terminal The time point at which the high-impedance voltage level at (18) is reached at t 1 and t 4 is equal to the fifth degree. In addition, the selective gating causes the currents I 4 and I 5 to flow, where power consumption occurs only in the section in which the current I 4 flows.

상술한 바와 같이 본 발명은 출력단자의 이전데이터 전압레벨을 감지하여 선택적 게이팅하는 게이팅수단을 구비하여 상기 반도체 메모리 장치의 출력단자의 전압레벨을 이전데이터 출력에 의한 전압레벨로부터 최소의 전력소모와 최소의 시간에 하이-임피던스상태의 전압레벨로 제어함으로 전력소모가 적고 고속출력이 가능하게 할 수 있다.As described above, the present invention includes a gating means for sensing and selectively gating the previous data voltage level of the output terminal, thereby reducing the voltage level of the output terminal of the semiconductor memory device from the voltage level of the previous data output. By controlling the voltage level of high-impedance state at the time of, power consumption is low and high speed output is possible.

Claims (5)

감지증폭신호를 입력하고 데이터 출력버퍼 인에이블클럭에 의해 제어되는 드라이버 제어회로와, 상기 드라이버 제어회로의 출력을 입력하여 출력데이터를 전송하는 드라이브수단을 가지고 상기 드라이브 수단의 출력에 접속된 데이터 출력단자와, 상기 데이터출력 버퍼인에이블 클럭을 입력하여 상기 클럭에 의한 데이터 출력이 완료되는 시점에서 출력데이터 제어펄스를 발생하는 제어펄스 발생수단과, 상기 제어펄스 발생수단의 출력데이터 제어펄스에 의해 하이-임피던스상태의 전압을 상기 출력단자로 출력하는 제 3 전압발생수단을 가지는 반도체 메모리장치의 데이터 출력 드라이버에 있어서, 상기의 제 3 전압발생수단이 전원공급단자 및 접지단자사이에 풀업 및 풀다운 트랜지스터가 직렬접속되며 게이팅수단의 게이팅신호에 의해 하이-임피던스 상태의 전압을 상기 직렬접속 노드를 통하여 상기 데이터 출력단자로 출력하는 제 3 전압발생회로와 상기 제어펄스발생수단의 출력데이터 제어펄스를 받아, 상기 출력단자의 출력데이터 전압레벨을 감지하여 상기 제 3 전압발생회로의 풀업 및 풀다운 트랜지스터를 선택적 게이팅하는 게이팅수단을 구비함을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.A data output terminal connected to the output of the drive means having a driver control circuit for inputting a sense amplification signal and controlled by a data output buffer enable clock and a drive means for inputting the output of the driver control circuit to transmit output data; A control pulse generating means for inputting the data output buffer enable clock to generate an output data control pulse at a time point at which the data output by the clock is completed; and by the output data control pulse of the control pulse generating means. A data output driver of a semiconductor memory device having a third voltage generating means for outputting an impedance state voltage to the output terminal, wherein the third voltage generating means has a pull-up and pull-down transistor in series between a power supply terminal and a ground terminal. Connected and high by the gating signal of the gating means Receiving a third voltage generating circuit for outputting the voltage of the redundancy state to the data output terminal through the serial connection node and the output data control pulse of the control pulse generating means, by detecting the output data voltage level of the output terminal 3. A data output driver of a semiconductor memory device, comprising gating means for selectively gating pull-up and pull-down transistors of a voltage generating circuit. 제 1 항에 있어서, 게이팅수단이 상기 제어펄스를 받아, 상기 출력단자의 출력데이터 전압레벨이 "하이"이면 풀다운 트랜지스터를 "턴온"시키고 상기 출력단자의 전압레벨이 "로우"이면 풀업 트랜지스터를 "턴온"시킴을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.2. The apparatus of claim 1, wherein the gating means receives the control pulse to turn on the pull-down transistor when the output data voltage level of the output terminal is " high ", and to turn off the pull-up transistor when the voltage level of the output terminal is " low ". Turn on " data output driver of a semiconductor memory device. 출력단자와 연결되고 있고 전원공급단자 및 접지단자사이에 풀업 및 풀다운 트랜지스터가 직렬접속되어 게이팅수단의 게이팅신호에 의해 하이-임피던스 상태의 전압을 상기 직렬접속노드를 통하여 상기 출력단자로 출력하는 제 3 전압발생회로와, 상기 출력단자에 2진 로직레벨의 한포텐셜 전압레벨 또는 상기 2진 로직 레벨의 다른 포텐셜 전압레벨을 공급하는 출력데이터수단과, 상기 출력데이터수단의 전압레벨이 2진로직레벨의 한 상태에서 상기 2진로직레벨과 다른 2진로직레벨로 변화하기 이전에 제어신호를 발생시키는 제어수단과, 상기 제어수단의 제어신호를 받아 상기 출력단자의 출력데이터 전압레벨을 감지하여 상기 제 3 전압발생회로의 풀업 및 풀다운 트랜지스터를 선택적 게이팅하는 게이팅수단을 구비함을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.A third connected to an output terminal and having a pull-up and pull-down transistor connected in series between a power supply terminal and a ground terminal to output a high-impedance voltage to the output terminal through the series connection node by a gating signal of a gating means; A voltage generating circuit, an output data means for supplying one potential voltage level of a binary logic level or another potential voltage level of the binary logic level to the output terminal, and a voltage level of the output data means being a binary logic level. A control means for generating a control signal before changing to a binary logic level different from the binary logic level in one state; and receiving the control signal of the control means to detect an output data voltage level of the output terminal to generate the third control logic. And gating means for selectively gating pull-up and pull-down transistors of the voltage generating circuit. The data output driver of the Physical Unit. 제 3 항에 있어서 게이팅수단이 상기 제어신호를 받아 상기 출력단자의 출력데이터 전압레벨이 "하이"이면 풀다운 트랜지스터를 "턴온"시키고 상기 출력단자의 전압레벨이 "로우"이면 풀업 트랜지스터를 "턴온"시킴을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.4. The gate of claim 3, wherein the gating means receives the control signal and " turns " the pull-down transistor when the output data voltage level of the output terminal is " high ", and " turns " the pull-up transistor when the voltage level of the output terminal is " low ". And a data output driver of a semiconductor memory device. 데이터 "하이" 출력시 제 1 전원전압을 데이터 출력단자에 공급하기 위한 풀업소자와, 데이터 "로우" 출력시 제 2 전원전압을 상기 데이터 출력단자에 공급하기 위한 풀다운소자와, 상기 데이터 "하이" 또는 "로우" 출력직전에 상기 데이터를 출력단자를 상기 제 1 전원전압과 제 2 전원전압 사이의 임의의 전압으로 유지하여 상기 풀업소자 또는 풀다운소자에 의해 데이터 "하이" 또는 "로우" 구동시 전원전압 노이즈를 감소시키기 위한 노이즈감소수단을 구비한 데이타 출력 드라이버에 있어서, 상기 노이즈 감소수단은 상기 데이터 "하이" 출력시에 전출력상태가 "로우"일때에는 상기 데이터 출력단자를 상기 임의의 전압으로 상승시키기 위해 제 1 전원전압을 데이터 출력단자에 결합하는 풀업소자와, 상기 데이터 "로우" 출력시에 전출력상태가 "하이"일때에는 상기 데이터 출력단자를 상기 임의의 전압으로 낮추기 위해 제 2 전원전압을 데이터 출력단자에 결합하는 풀다운소자를 구비함을 특징으로 하는 데이터 출력 드라이버.A pull-up element for supplying a first power supply voltage to the data output terminal at the data "high" output, a pull-down element for supplying a second power supply voltage to the data output terminal at the data "low" output, and the data "high" Or power supply when the data is "high" or "low" driven by the pull-up element or pull-down element by holding the data at an output terminal at an arbitrary voltage between the first power supply voltage and the second power supply voltage immediately before the "low" output. A data output driver having noise reduction means for reducing voltage noise, wherein said noise reduction means is adapted to supply said data output terminal to said arbitrary voltage when all output states are "low" at the time of outputting said data "high". A pull-up element that couples the first power supply voltage to the data output terminal for raising; and when the output state is " high " And a pull-down element coupling a second power supply voltage to the data output terminal to lower the data output terminal to the arbitrary voltage.
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