KR940005430B1 - Resetting circuit - Google Patents
Resetting circuit Download PDFInfo
- Publication number
- KR940005430B1 KR940005430B1 KR1019910024917A KR910024917A KR940005430B1 KR 940005430 B1 KR940005430 B1 KR 940005430B1 KR 1019910024917 A KR1019910024917 A KR 1019910024917A KR 910024917 A KR910024917 A KR 910024917A KR 940005430 B1 KR940005430 B1 KR 940005430B1
- Authority
- KR
- South Korea
- Prior art keywords
- inverter
- power supply
- supply voltage
- pmos transistor
- reset
- Prior art date
Links
Abstract
Description
제1도는 본 발명의 회로도.1 is a circuit diagram of the present invention.
제2도는 제1도의 각 노드전압에 대한 파형도.2 is a waveform diagram of each node voltage of FIG.
제3도는 본 발명의 다른 실시예를 나타낸 회로도.3 is a circuit diagram showing another embodiment of the present invention.
제4도는 종래의 외부 리세트 회로도.4 is a conventional external reset circuit diagram.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 인버터 2, 7 : PMOS 트랜지스터1: Inverter 2, 7: PMOS transistor
3 : 캐패시터 6 : 풀다운 NMOS 트랜지스터3: capacitor 6: pull-down NMOS transistor
본 발명은 전원전압 강하시 리세트 발생회로에 관한 것으로써, 더욱 상세하게는 전원전압의 일시적 강하시 이를 검출하여 단 펄스 신호를 발생하여줌으로써 마이크로 프로세서등을 리세트하는 전원전압 강하시 리세트 발생회로에 관한 것이다.The present invention relates to a reset generation circuit when the power supply voltage drops, and more particularly, to generate a short pulse signal by detecting a temporary drop in the power supply voltage and generating a short pulse signal to reset the microprocessor or the like. It is about a circuit.
일반적으로 마이크로 프로세서등의 동작에 있어서 전원전압이 일시적으로 강하 하였다가 본래의 전압 레벨로 돌아올 경우에 전원전압 강하를 검출하여 마이크로 프로세서가 정상동작하도록 하고 있다.In general, when the power supply voltage temporarily drops in the operation of the microprocessor or the like and returns to the original voltage level, the power supply voltage drop is detected so that the microprocessor operates normally.
제4도는 종래의 외부 리세트 회로도를 나타낸 것으로써, MPU는 마이크로 프로세서 유니트(Micro Porcess Unit)를 나타낸 것이다.4 shows a conventional external reset circuit diagram, in which an MPU shows a micro processor unit.
NMOS 외부에 저항(R1)과 캐패시터(C1)로 리세트 회로를 구성하여 파워 온 시 또는 전원전압이 강하하였다가 다시 증가할 경우 마이크로 프로세서 칩의 리세트 단자()와 연결된 캐패시터(C1)가 충전되기 위하여는 저항(R1)과 캐패시터(C1)의 시정수에 따른 일정한 시간이 소모되고, 이 기간동안 마이크로 프로세서는 리세트된다.A reset circuit composed of a resistor (R1) and a capacitor (C1) outside the NMOS is used to reset the microprocessor chip at power-on or when the supply voltage drops and then increases again. In order for the capacitor C1 connected to the C1 to be charged, a certain time is consumed according to the time constant of the resistor R1 and the capacitor C1, and the microprocessor is reset during this period.
그러나, 상기한 바와 같이 마이크로 프로세서 칩(MPU) 외부에 리세트 회로를 구성하여 회로 기판상에 일정한 면적을 차지하게 되어 제품들이 점점 소형 경량화되어가는 것에 역행할 뿐만 아니라 전원전압 강하가 아주 짧은 시간동안 발생하였다가 다시 회복되는 경우 외부 리세트 회로의 비교적 긴 시정수로 인하여 전원전압 강하를 감지하지 못해 마이크로 프로세서의 오 동작을 유발할 수 있는 문제점이 있었다.However, as described above, a reset circuit is formed outside of the microprocessor chip (MPU) to occupy a certain area on the circuit board, thereby countering the products becoming smaller and lighter, and the power supply voltage drop for a very short time. In the case of occurrence and recovery again, there is a problem that the microprocessor may malfunction due to the failure of detecting the supply voltage drop due to the relatively long time constant of the external reset circuit.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출한 것으로써, 전원전압의 일시적 강하시 이를 검출하여 단 펄스 신호를 발생시켜 마이크로 프로세서를 리세트 할 수 있는 전원전압 강하시 리세트 발생회로를 제공하는데 목적이 있다.The present invention has been made in order to solve the problems of the prior art as described above, it is detected when the power supply voltage is temporarily dropped and generates a short pulse signal to reset the microprocessor to generate a power supply voltage reset The purpose is to provide a circuit.
본 발명의 또다른 목적은 리세트 회로를 마이크로 프로세서 칩상에 온칩으로 구현할 수 있도록 하고, 필요한 경우 외부 리세트 펄스를 사용할 수 있도록 하는 전원전압 강하시 리세트 발생회로를 제공하는데 있다.It is still another object of the present invention to provide a reset generation circuit when a power supply voltage drops to enable the reset circuit to be implemented on-chip on a microprocessor chip and to use an external reset pulse if necessary.
또한 본 발명의 회로를 이용하여 파워온시의 리세트 발생회로로 사용할 수 있도록 하는 것을 또다른 목적으로 한다.Another object of the present invention is to be able to use it as a reset generation circuit at power-on by using the circuit of the present invention.
이하 본 발명의 적절한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 제1도는 본 발명의 회로도로써, 전원전압 강하를 감지하는 회로도이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 is a circuit diagram of the present invention, which detects a supply voltage drop.
인버터(1)은 입력단은 전원(VDD)에 연결되고, 그 출력단은 소오스 단자가 전원(VDD)에 연결된 제1, 제1 PMOS 트랜지스터(2, 7)의 게이트 단자에 연결되며, 제1 PMOS 트랜지스터(2)의 드레인 단자는 일측이 접지된 캐패시터(3)를 통해 인버터(4)에 연결되고, 인버터(4)의 출력단은 제2 PMOS 트랜지스터(7)의 드레인 단자에 연결되어 구성된다.The inverter 1 has an input terminal connected to a power source V DD , and an output terminal thereof is connected to a gate terminal of the first and first PMOS transistors 2 and 7 having a source terminal connected to a power source V DD . The drain terminal of the PMOS transistor 2 is connected to the inverter 4 via a capacitor 3 having one side grounded, and the output terminal of the inverter 4 is connected to the drain terminal of the second PMOS transistor 7.
이와같이 구성된 본 발명의 동작을 상세히 설명한다.The operation of the present invention configured as described above will be described in detail.
인버터(1)은 전원(VDD)이 온 상태에서 인버터(1) 출력(V1)이 로우레벨로 변환되도록 하는 것이다.The inverter 1 causes the output of the inverter 1 V1 to be converted to the low level when the power supply V DD is turned on.
제1 PMOS 트랜지스터(2)와 캐패시터(3)에 의해 인버터(4)이 입력전압(V2)이 충전되는데, 이때, 입력전압(V2)이 충전되는 시간은 제1 PMOS 트랜지스터(2)의 등가 저항값과 캐패시터(3) 및 인버터(4)의 입력 캐패시턴스에 의해 결정된다.The input voltage V2 is charged by the inverter 4 by the first PMOS transistor 2 and the capacitor 3, and at this time, the time when the input voltage V2 is charged is the equivalent resistance of the first PMOS transistor 2. It is determined by the value and the input capacitance of the capacitor 3 and the inverter 4.
제2 PMOS 트랜지스터(7)는 인버터(4)의 출력전압(V3)을 전원 레벨로 끌어올려 주기위한 풀 업 트랜지스터이나 약한(Weak) 특성을 갖도록 설정되어 있다. 제2 PMOS 트랜지스터(7)가 약한 특성을 갖도록 한 이유는 아래에서 자세히 설명하도록 한다.The second PMOS transistor 7 is set to have a pull-up transistor or a weak characteristic for raising the output voltage V3 of the inverter 4 to the power supply level. The reason why the second PMOS transistor 7 has the weak characteristic will be described in detail below.
먼저 전원(VDD)이 온 상태를 유지하고 있을 때 인버터(1)의 출력 전압(V1)은 로우 레벨로 유지되므로 제1 PMOS 트랜지스터(2)가 도통되어 인버터(4)의 입력전원(V2)은 하이 레벨로 충전되어 있다.First, when the power supply V DD is in the ON state, the output voltage V1 of the inverter 1 is kept at a low level, so that the first PMOS transistor 2 is turned on to input power V2 of the inverter 4. Is charged to a high level.
이때 인버터(4)의 출력전압(V3)은 인버터(4)를 구성하고 있는 풀 다운 NMOS 트랜지스터(6)와 제2 PMOS 트랜지스터(7)의 트랜지스터 사이즈 비에 의해 결정되나 앞서 언급한 바와 같이 제2 NMOS 트랜지스터(7)을 약한 특성을 갖도록 하면 즉, 제2 PMOS 트랜지스터(7)의 사이즈가 인버터(5)내의 PMOS 트랜지스터(6)에 비해 훨씬 작도록 설정하면 인버터(4)의 출력전압(V3)는 로우레벨로 된다.At this time, the output voltage V3 of the inverter 4 is determined by the ratio of the transistor sizes of the pull-down NMOS transistor 6 and the second PMOS transistor 7 constituting the inverter 4, but as described above, If the NMOS transistor 7 is set to have weak characteristics, that is, the size of the second PMOS transistor 7 is much smaller than that of the PMOS transistor 6 in the inverter 5, the output voltage V3 of the inverter 4 is set. Becomes low level.
다음으로 전원전압(VDD)이 일시적으로 강하되어 인버터(4)의 로직 스래시홀드(Ligic Threshold : Vthi)이하로 떨어졌다가 다시 정상 전원 레벨로 회복되는 경우 즉, 일시적인 전원전압 강하가 발생한 경우를 살펴본다.Next, when the power supply voltage (V DD ) temporarily drops and falls below the logic threshold (Vthi) of the inverter 4 and then returns to the normal power level, that is, when a temporary power supply voltage drop occurs. Take a look.
단, 이때 전원(VDD)은 인버터(1, 4)의 동작이 완전히 정지되는 레벨까지는 내려가지 않는다고 가정한다. 전원(VDD)이 인버터(1, 4)의 동작을 정지시키는 레벨까지 내려간 경우는 전원을 껐다 다시 켜는 경우(파워온)와 같으므로 이 경우는 차후에 설명하도록 한다.However, it is assumed that the power supply V DD does not go down to the level at which the operation of the inverters 1 and 4 is completely stopped. When the power supply V DD is lowered to the level at which the operation of the inverters 1 and 4 is stopped, it is the same as turning the power off and then on again (power on). This case will be described later.
전원전압(VDD)이 일시적으로 강하되어도, 인버터(1, 4)가 정상 동작을 하는한 인버터(4)의 출력전압(V3)는 계속 로우레벨을 유지한다. 단, 이때는 인버터(4)의 입력전압(V2)은 스래시홀드(Vthi)보다 작게 된다.Even when the power supply voltage V DD temporarily drops, the output voltage V3 of the inverter 4 remains at a low level as long as the inverters 1 and 4 operate normally. However, at this time, the input voltage V2 of the inverter 4 becomes smaller than the threshold Vthi.
전원전압(VDD)이 정상전압으로 다시 회복되는 순간 인버터(4)의 출력전압(V3)는 제2 PMOS 트랜지스터(7)에 의해 전원전압 레벨로 풀 업되는 한편 인버터(4)의 입력전압(V2)은 스래시홀드(Vthi) 보다 작으므로 인버터(4)의 출력전압(V3)이 풀 업되는 상황을 도와주게 된다. 계속 시작이 흘러 캐패시터(3)가 충전되어 인버터(4)의 입력전압(V2)이 스래시홀드(Vthi)보다 커지게 되면 인버터(4)의 출력전압(V3)은 다시 로우레벨로 되므로 결과적으로 전원이 일시적으로 떨어졌다가 회복되면 인버터(4)의 출력전압(V3)은 일정한 폭을 갖는 펄스를 생성하게 되고, 이 펄스는 다른 로직 회로의 리세트 용으로 쓰일 수 있게 된다.As soon as the power supply voltage V DD returns to the normal voltage again, the output voltage V3 of the inverter 4 is pulled up to the power supply voltage level by the second PMOS transistor 7 while the input voltage of the inverter 4 ( V2) is smaller than the threshold Vthi to help the situation in which the output voltage V3 of the inverter 4 is pulled up. If the start-up continues and the capacitor 3 is charged and the input voltage V2 of the inverter 4 becomes larger than the threshold Vthi, the output voltage V3 of the inverter 4 becomes low again. As a result, When the power supply temporarily drops and recovers, the output voltage V3 of the inverter 4 generates a pulse having a constant width, which can be used for resetting other logic circuits.
여기서 인버터(4)의 로직 스래시홀드(Vthi) 레벨은 인버터(4)의 풀업 PMOS 트랜지스터(5)와 풀 다운 NMOS 트랜지스터(6)의 사이즈 비에 의해 임으로 조정될 수 있으며 이 로직 스래시홀드(Vthi)에 의해 전원전압 강하를 감지할 수 있는 레벨이 결정되는 것이다. 즉, 인버터(4)의 로직스래시홀드(Vthi)를 마이크로 프로세서가 정상동작하는 전원전압의 하한선인 특정한 전압(예를 들면, VDD=5V일때 Vthi=3.5V)이 되도록 인버터(4)의 구성인 NMOS(6)와 PMOS(5)의 트랜지스터 사이즈를 조절하여 전원전압(VDD)이 스래시홀드(Vthi) 이하로 내려가지 않을 경우에 불필요한 리세트를 발생시키지 않도록 하였다.Here, the logic threshold level Vthi of the inverter 4 may be arbitrarily adjusted by the size ratio of the pull-up PMOS transistor 5 and the pull-down NMOS transistor 6 of the inverter 4, and the logic threshold Vthi. ) Determines the level that can detect the supply voltage drop. That is, the configuration of the inverter 4 Logics lash hold a certain voltage (Vthi), the microprocessor is the lower limit of the power source voltage to the normal operation (for example, V DD = 3.5V = 5V when Vthi) inverter 4 so that the The transistor sizes of the NMOS 6 and the PMOS 5 were adjusted so as to prevent unnecessary reset when the power supply voltage V DD did not fall below the threshold Vthi.
또한 본발명의 회로에서 최초의 전원이 파워온시의 동작을 살펴보면 다음과 같다.In addition, the operation of the first power supply at power-on in the circuit of the present invention is as follows.
전원(VDD)이 파워온이 되면 인버터(4)의 출력전압(V3)은 인버터(4)의 입력전압(V2)보다 먼저 하이레벨로 풀업 된다. 이어서 인버터(4)의 입력전압(V2)이 서서히 충전되어 인버터(4)의 스래시홀드(Vthi) 보다 커지는 순간 인버터(4)의 출력전압(V3)은 로우레벨로 떨어지게 되어 결과적으로 인버터(4)의 출력전압(V3)에 펄스가 발생하게 된다.When the power supply V DD is powered on, the output voltage V3 of the inverter 4 is pulled up to a high level before the input voltage V2 of the inverter 4. Subsequently, as soon as the input voltage V2 of the inverter 4 is gradually charged and becomes larger than the threshold Vthi of the inverter 4, the output voltage V3 of the inverter 4 falls to a low level, and as a result, the inverter 4 Pulse is generated at the output voltage V3.
다시말하면 전원이 파워온 시에도 리세트회로로 동작되어짐을 알 수 있다.In other words, it can be seen that the power supply operates as a reset circuit even when the power is turned on.
제2도는 제1도의 각 노드전압에 대한 파형도를 나타낸 것으로써, 가)는 전원전압(VDD)이 스래시홀드(Vthi) 이하로 강하되는 경우 리세트 펄스(V3)가 발생됨을 나타내고, 나)는 전원전압(VDD)이 스래시홀드(Vthi) 이상으로 강하되는 경우 리세트 펄스(V3)가 발생되지 않음을 나타낸 것이다.FIG. 2 is a waveform diagram of each node voltage of FIG. 1. A) indicates that a reset pulse V3 is generated when the power supply voltage V DD drops below the threshold Vthi. B) indicates that the reset pulse V3 does not occur when the power supply voltage V DD drops above the threshold Vthi.
제3도는 본 발명의 다른 실시예를 나타낸 것으로써, 본발명의 회로도인 제2도의 출력단인 인버터(4)의 출력전압(V3)을 오아 게이트(OR)의 입력단에 연결하고, 오아 게이트(OR)의 다른 입력단에는 외부 리세트 단자와 연결 구성하여 필요한 경우 외부 리세트를 받아들일 수 있도록 한 것이다.FIG. 3 shows another embodiment of the present invention. The output voltage V3 of the inverter 4, which is the output terminal of FIG. 2, which is the circuit diagram of the present invention, is connected to the input terminal of the OR gate, and the OR gate is OR. The other input of) is configured to connect with external reset terminal so that it can accept external reset if necessary.
상기한 바와같이 본 발명에 의하여 리세트회로를 온 칩으로 구현할 수 있어 기판상의 면적을 줄임으로서 제품의 소형 경량화 되어지고, 전원전압이 강하였다가 다시 증가하는 경우에 이를 감지하여 마이크로 프로세서의 오동작을 방지하며, 강하된 전압 레벨이 마이크로 프로세서의 정상 동작에 영향을 미치지 않는 범위에 있으며 불필요한 리세트를 시키지 않아 제품의 신뢰성을 향상시키는 효과가 있다.As described above, according to the present invention, the reset circuit can be implemented on-chip, thereby reducing the area of the substrate, thereby reducing the size and weight of the product, and detecting a malfunction of the microprocessor by detecting the case when the power supply voltage is strong and then increases again. The voltage drop is in a range that does not affect the normal operation of the microprocessor, and does not unnecessary reset, thereby improving the reliability of the product.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024917A KR940005430B1 (en) | 1991-12-28 | 1991-12-28 | Resetting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024917A KR940005430B1 (en) | 1991-12-28 | 1991-12-28 | Resetting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR940005430B1 true KR940005430B1 (en) | 1994-06-18 |
Family
ID=19326477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024917A KR940005430B1 (en) | 1991-12-28 | 1991-12-28 | Resetting circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005430B1 (en) |
-
1991
- 1991-12-28 KR KR1019910024917A patent/KR940005430B1/en not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5936443A (en) | Power-on reset signal generator for semiconductor device | |
| US5323067A (en) | Self-disabling power-up detection circuit | |
| US5469099A (en) | Power-on reset signal generator and operating method thereof | |
| KR100302589B1 (en) | Start-up circuit for voltage reference generator | |
| US20030214329A1 (en) | Power-up signal generator in semiconductor device | |
| JP3756961B2 (en) | Chip initialization signal generation circuit for semiconductor memory device | |
| KR100593565B1 (en) | Power-on detection and enabling circuit with very fast detection of power-off | |
| JP3005169B2 (en) | Reset circuit | |
| US5030845A (en) | Power-up pulse generator circuit | |
| KR100551074B1 (en) | Power up circuit in semiconductor device | |
| US6204703B1 (en) | Power on reset circuit with power noise immunity | |
| JP2816508B2 (en) | Power-on detection circuit | |
| US6388479B1 (en) | Oscillator based power-on-reset circuit | |
| EP0594967A1 (en) | Power on reset circuit | |
| US5140183A (en) | Rush current prevention circuit | |
| JPH06244701A (en) | Input buffer | |
| US6016068A (en) | Power on reset circuit capable of generating power on reset signal without fail | |
| KR940005430B1 (en) | Resetting circuit | |
| KR910006478B1 (en) | Semiconductor integrated circuit | |
| US5203867A (en) | Method for generating power-up pulse | |
| JPH07239348A (en) | Power-on reset circuit and source voltage detection circuit | |
| US5874843A (en) | Power-on reset circuit without an RC Network | |
| JPH0472912A (en) | Power-on reset circuit | |
| US6731139B1 (en) | Short circuit protection apparatus with self-clocking self-clearing latch | |
| JPH0446011B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |