KR940005210B1

KR940005210B1 - Frequency hoping radio transmission circuit

Info

Publication number: KR940005210B1
Application number: KR1019910016681A
Authority: KR
Inventors: 이상근
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1991-09-25
Filing date: 1991-09-25
Publication date: 1994-06-13
Also published as: KR930007112A

Abstract

The frequency hopping radio transmitting circuit of a radio frequency radio communication system includes a phase-locked loop (PLL) circuit for frequency-modulating a low frequency data with a reference frequency of a transmission PLL; a direct digital system circuit for receiving the modulated frequency from the PLL circuit and generating a very small frequency step; a frequency synthesis PLL circuit for modulating so as to have a stable modulation characteristic for a wide data rate; and a data level adjusting circuit for automatically adjusting a level of transmitting data supplied to the modulation PLL circuit and the frequency synthesis PLL circuit, thereby preventing distortion during data modulation.

Description

Frequency Hopping Radio Transmission Circuit

제1도는 종래의 FM변조 PLL주파수 합성 회로도.1 is a conventional FM modulated PLL frequency synthesis circuit diagram.

제2도는 제1도의 각부 동작 파형도.2 is a waveform diagram of operating parts of FIG.

제3도는 본 발명에 따른 회로도.3 is a circuit diagram according to the present invention.

제4도는 제3도의 각부 동작 파형도.4 is an operation waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 기준 주파수 발생부 200 : Bessel LPF100: reference frequency generator 200: Bessel LPF

300 : 변조 PLL 400 : DDS부300: modulation PLL 400: DDS unit

500 : 주파수 합성 PLL 600 : 밴드패스 필터500: Frequency Synthesis PLL 600: Bandpass Filter

본 발명은 고주파 무선 통신 시스템에 있어서 주파수 호핑 래디오 송신회로 특히 송신데이타의 모든 주파수 대역에서 일정한 변조 특성을 갖도록 변조시켜 송신하는 주파수 호핑 래디오 송신회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency hopping radio transmission circuit for modulating and transmitting a frequency hopping radio transmission circuit, in particular to have a constant modulation characteristic in all frequency bands of transmission data.

일반적으로 고주파 무선 통신에 사용되는 FM변조 PLL합성회로는 마이크로프로세서에 의하여 주파수가 변화하는 경우 주파수 천이시간동안 통화가 두절되었다. 그러므로 주파수 천이시간은 PLL의 대역폭을 나타내는 Wn에 반비례하며 상기 PLL대역폭 Wn은 변조하고자 하는 데이타의 가장 낮은 레이트에 비하여 약 1/5 이하이어야만 일정한 변조도를 갖는 주파수 변조 특성을 얻을 수 있다.In general, the FM modulated PLL synthesis circuit used for high frequency wireless communication has lost communication during the frequency transition time when the frequency is changed by the microprocessor. Therefore, the frequency transition time is inversely proportional to Wn representing the bandwidth of the PLL, and the PLL bandwidth Wn should be about 1/5 or less than the lowest rate of data to be modulated to obtain a frequency modulation characteristic having a constant modulation degree.

제1도는 종래의 FM변조 PLL주파수 합성 회로도로서 제1a도의 동작을 살펴보면 기준 주파수 발생부(1)에서는 기준 주파수(Fref)를 발생하여 출력된다. 또한 전압 제어 발진기(50)의 출력 주파수(Fout)가 분주기(60)에 입력되어 N배로 분주된 주파수(Fout/N)를 출력하게 된다. 상기 기준 주파수 발생부(1)에서 출력된 주파수(Fref)와 상기 분주기(60)의 분주된 주파수(Fref/R)을 입력하는 위상비교기(30)는 상기 두 주파수의 위상차에 비례하는 전압을 출력하게 된다. 이때 상기 분주기(5)의 분주된 주파수(Fout/N)가 상기 기준 주파수 발생부(1)에서 발생된 기준 주파수(Fref)보다 클 경우에는 0V를 발생하고 상기 분주기(5)의 분주된 주파수(Fout/N)가 상기 기준 주파수에서 발생된 기준 주파수(Fref)보다 작을 경우에는 5V를 발생하게 된다. 상기 위상비교기(2)에서 발생된 전압은 루프필터(3)에 입력되어 충전과 방전의 전기적인 현상을 일으키게 하여 그 전 전압보다 낮은 전압이나 높은 전압을 출력하게 된다. 즉 상기 위상비교기(2)에서 0V를 출력할때는 상기 저역여파기(3)는 그 전 전압보다 낮은 전압을 출력하게 되고 +5V를 출력할때는 그 전 전압보다 높은 전압을 출력하게 되어 전압 제어 발진기(4)의 발진 주파수를 결정짓는 제어 전압으로 사용된다.FIG. 1 is a conventional FM modulated PLL frequency synthesis circuit diagram. Referring to the operation of FIG. 1a, the reference frequency generator 1 generates and outputs a reference frequency Fref. In addition, the output frequency Fout of the voltage controlled oscillator 50 is input to the divider 60 to output the frequency Fout / N divided by N times. The phase comparator 30 for inputting the frequency (Fref) output from the reference frequency generator 1 and the divided frequency (Fref / R) of the frequency divider 60 is a voltage proportional to the phase difference between the two frequencies. Will print. At this time, when the divided frequency Fout / N of the frequency divider 5 is greater than the reference frequency Fref generated by the reference frequency generator 1, 0V is generated and the divided frequency of the frequency divider 5 is divided. When the frequency Fout / N is smaller than the reference frequency Fref generated at the reference frequency, 5V is generated. The voltage generated by the phase comparator 2 is input to the loop filter 3 to cause an electrical phenomenon of charging and discharging, thereby outputting a voltage lower or higher than the previous voltage. That is, when outputting 0V from the phase comparator 2, the low-pass filter 3 outputs a voltage lower than the previous voltage, and outputs a voltage higher than the previous voltage when outputting + 5V, so that the voltage controlled oscillator 4 is output. It is used as a control voltage to determine the oscillation frequency of.

그러나 상기 분주기(1, 5)의 분주된 주파수(Fout/N)와 상기 기준 주파수 발생부(1)의 기준 주파수(Fref)가 동일하게 되면 상기 루프필터(3)에서는 안정된 일정전압을 유지하여 출력하게 된다. 상기 루프필터(3)에서 일정한 제어전압을 출력하게 되면 상기 전압 제어 발진기(4)에서는 안정된 일정 주파수(Fout=Fref/N)를 발진하게 된다. 또한 변조시키고자 하는 송신 데이타(Tx Data)를 상기 전압 제어 발진기(4)의 변조 입력단(P2)으로 입력하여 제2a도와 같은 변조 특성으로 FM변조가 PLL대역폭밖에서 이루어진다. 이때 각 데이타 레이트에 대하여 일정한 변조가 이루어지도록 하기 위하여 PLL의 대역폭(Wn)을 매우 작게 하여야 하며 이에따라 주파수 천이시간이 길어지게 된다.However, when the divided frequency Fout / N of the frequency divider 1 and 5 and the reference frequency Fref of the reference frequency generator 1 become equal, the loop filter 3 maintains a stable constant voltage. Will print. When a constant control voltage is output from the loop filter 3, the voltage controlled oscillator 4 oscillates a stable constant frequency (Fout = Fref / N). In addition, FM data to be modulated is input to the modulation input terminal P2 of the voltage controlled oscillator 4 so that FM modulation is performed outside the PLL bandwidth with modulation characteristics as shown in FIG. In this case, in order to achieve a constant modulation for each data rate, the bandwidth (Wn) of the PLL must be made very small, and thus the frequency transition time becomes long.

제1b도의 동작을 살펴보면 기준 주파수 발생부(10)에서는 6.4MHz의 기준 주파수(Fref)를 발생하여 출력하게 된다. 상기 기준 주파수 발생부(10)로부터 기준 주파수(Fref)를 입력하는 변조 PLL(20)은 입력단자(P2)를 통해 변조시키고자 하는 송신데이타를 입력하여 기준 주파수를 FM변조시키게 되는데 제2b도와 같은 변조 특성으로 PLL대여폭 내에서 FM변조가 이루어진다. 또한 전압 제어 발진기(50)의 출력 주파수 (Fout)가 분주기(60)에 입력되어 N배로 분주된 주파수(Fout/N)를 출력하게 된다. 상기 변조 PLL(20)에서 변조된 주파수와 상기 분주기(60)의 분주된 주파수(Fout/N)을 입력하는 위상비교기(2)는 상기 두 주파수의 위상차에 비례하는 전압을 출력하게 된다. 이때 상기 분주기(60)의 분주된 주파수(Fout/N)과 상기 변조 PLL(60)의 변조된 주파수보다 클 경우에는 0V를 발생하고 상기 분주기(60)의 분주된 주파수(Fout/N)과 상기 변조 PLL(60)의 변조된 주파수(Fref)보다 작을 경우에는 5V를 발생하게 된다. 상기 위상비교기(30)에서 발생된 전압은 루프필터(40)에 입력되어 충전과 방전의 전기적인 현상을 일으키게 하여 그 전 전압보다 낮은 전압이나 높은 전압을 출력하게 된다.Referring to the operation of FIG. 1b, the reference frequency generator 10 generates and outputs a reference frequency Fref of 6.4 MHz. The modulation PLL 20, which inputs the reference frequency Fref from the reference frequency generator 10, inputs the transmission data to be modulated through the input terminal P2 to FM-modulate the reference frequency. Modulation characteristics allow FM modulation within the PLL bandwidth. In addition, the output frequency Fout of the voltage controlled oscillator 50 is input to the divider 60 to output the frequency Fout / N divided by N times. The phase comparator 2 for inputting the frequency modulated by the modulation PLL 20 and the divided frequency Fout / N of the divider 60 outputs a voltage proportional to the phase difference between the two frequencies. At this time, when the divided frequency Fout / N of the divider 60 and the modulated frequency of the modulation PLL 60 are greater than 0V, 0V is generated and the divided frequency Fout / N of the divider 60 is generated. If less than the modulated frequency (Fref) of the modulation PLL (60) generates 5V. The voltage generated by the phase comparator 30 is input to the loop filter 40 to cause an electrical phenomenon of charging and discharging, thereby outputting a voltage lower or higher than the previous voltage.

즉 상기 위상비교기(30)에서 0V를 출력할때는 상기 루프필터(40)은 그 전 전압보다 낮은 전압을 출력하게 되고 +5V를 출력할때는 그 전 전압보다 높은 전압을 출력하게 되어 전압 제어 발진기(50)의 발진 주파수를 결정짓는 제어 전압으로 사용된다.That is, when the phase comparator 30 outputs 0V, the loop filter 40 outputs a voltage lower than the previous voltage, and when + 5V is output, the loop filter 40 outputs a voltage higher than the previous voltage, thereby controlling the voltage controlled oscillator 50. It is used as a control voltage to determine the oscillation frequency of.

그러나 상기 분주기(60)의 분주된 주파수(Fref/R,Fout/N)와 상기 변조 PLL(20)에서 변조된 주파수가 동일하게 되면 상기 루프필터(40)에서는 안정된 일정 전압을 유지하여 출력하게 된다. 상기 루프필터(60)에서 일정한 제어 전압을 출력하게 되면 상기 전압 제어 발진기(50)에서는 안정된 일정 주파수를 발진하게 된다.However, when the divided frequency (Fref / R, Fout / N) of the frequency divider 60 and the frequency modulated by the modulation PLL 20 become equal, the loop filter 40 maintains a stable constant voltage and outputs the same. do. When a constant control voltage is output from the loop filter 60, the voltage controlled oscillator 50 oscillates a stable constant frequency.

상기 제1b도와 같은 종래의 FM변조 PLL주파수 합성회로는 송신데이타를 안정되게 변조하기 위해 PLL대역폭이 커져 RF노이즈 제거 능력이 저하되고 스프리어스 성분이 크게 나타나게 되는 문제점이 있었다.The conventional FM modulated PLL frequency synthesizing circuit as shown in FIG. 1b has a problem in that the PLL bandwidth is increased to stably modulate the transmission data, thereby degrading the RF noise removing ability and causing a large spurious component.

또한 제1a도와 같은 종래의 FM변조 PLL주파수 합성회로는 송신데이타의 안정된 변조를 위해 PLL의 대역폭을 매우 작게 하여야 하므로 주파수 천이시간이 지연되고 또한 주파수 천이시간 개선을 개선하기 위해 여러개의 PLL을 사용할때에는 믹서에 의해 여러 스프리어스가 발생되는 문제점이 있었다.In addition, the conventional FM modulated PLL frequency synthesizing circuit as shown in FIG. 1a has to make the bandwidth of the PLL very small for stable modulation of transmission data. Therefore, the frequency transition time is delayed and when multiple PLLs are used to improve the frequency transition time improvement. There was a problem that various spuriouss are generated by the mixer.

따라서 본 발명의 목적은 변조하기 위한 데이타의 모든 주파수 대역에서 일정한 변조 특성을 갖도록 하여 송신시 데이타의 왜곡을 방지할 수 있는 주파수 호핑 래디오 송신회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a frequency hopping radio transmission circuit capable of preventing distortion of data during transmission by having a constant modulation characteristic in all frequency bands of data for modulation.

본 발명의 다른 목적은 주파수 채널 간격을 매우 좁게 하면서 주파수 천이시간을 개선할 수 있는 주파수 호핑 래디오 송신회로를 제공함에 있다.Another object of the present invention is to provide a frequency hopping radio transmitting circuit which can improve the frequency transition time while making the frequency channel interval very narrow.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 따른 회로도로서 6.4MHz의 기준 주파수(Fref)를 발생하는 TCXO(100)와, 송신데이타를 저역 필터링하여 출력하는 BESSEL이 LPF(200)와, 상기 Bessel LPF(200)의 필터링된 송신데이타의 레벨값을 조절하여 출력하는 제1-제2 가변저항(VR1-VR2)과, 상기 TCXO(100)에서 발생된 주파수와 상기 가변저항(VR1)에서 조정된 데이타를 입력하는 FM변조를 걸기 위한 변조 PLL(300)과, 상기 변조 PLL(300)에서 변조된 주파수를 입력하여 매우 작은 주파수 스텝을 발생하기 위한 DDS부(400)와, 상기 가변저항(VR2)에서 레벨이 조절된 송신데이타와 상기 DDS부(400)에서 발생된 주파수를 기준 주파수로 하여 DDS의 출력 주파수를 멀티플라이 시키고 높은 주파수 데이타에 대하여 변조를 걸기 위한 주파수 합성 PLL(500)와, 상기 주파수 합성 PLL(500)에서 변조된 주파수를 입력하여 RF노이즈를 제거하기 위한 BPF(600)로 구성된다.3 is a circuit diagram according to the present invention, TCXO (100) for generating a reference frequency (Fref) of 6.4MHz, BESSEL for low-pass filtering the transmission data output LPF (200), the filtering of the Bessel LPF (200) FM modulation for inputting the first and second variable resistors VR1-VR2 for adjusting and outputting the level value of the transmitted data, and the frequency generated from the TCXO 100 and the data adjusted in the variable resistor VR1. A modulated PLL 300 for dialing the signal, a DDS unit 400 for inputting a frequency modulated in the modulated PLL 300 to generate a very small frequency step, and a level controlled transmission in the variable resistor VR2. A frequency synthesized PLL 500 and a frequency synthesized PLL 500 for multiplying the output frequency of the DDS using data and the frequency generated by the DDS unit 400 as a reference frequency and performing modulation on high frequency data. RF noise by inputting It consists of a BPF (600) for going.

상기 구성중 변조 PLL(300)은 상기 TCXO(100)에서 발생된 기준 주파수(Fref)를 R배로 분주하여 분주된 주파수(Fref/R)를 출력하는 제1분주기(301)와, 전압 제어 발진기(304)의 출력 주파수(Fout)를 궤환 입력하여 R배로 분주하여, 분주된 주파수(Fout/R)를 출력하는 제2분주기(305)와, 상기 제1분주기(301)에서 분주된 주파수(Fref/R)와, 제2분주기(20)에서 분주된 주파수(Fout/R)를 입력하여 상기 양 주파수(Fref/R, Fout/R)의 위상차에 비례하는 전압을 출력하는 위상비교기(302)와, 상기 위상비교기(302)의 출력전압을 입력하여 파형을 정형하고 DC전압으로 변환하여 안정된 일정 전압을 출력하는 루프필터(303)와, 상기 루프필터(303)의 출력인 DC전압을 받아 FM변조하여 발진주파수(Fout)를 출력하는 전압 제어 발진기(304)로 구성되고 DDS부(400)는 6.4M의 변조된 주파수를 입력하여 매우 작은 대역폭을 갖는 주파수를 발생하는 DDS(Direct Digital System; 이하 DDS라 함)(401)와, 상기 DDS(401)에서 발생된 주파수를 아날로그 신호로 변환하는 D/A변환기(402)와, 상기 D/A변환기(402)에서 아날로그 변환된 신호를 입력하여 RF노이즈를 제거하는 BPF(403)로 구성되며 상기 주파수 합성 PLL(500)은 상기 DDS부(400)에서 출력된 주파수를 입력하여 R배로 분주하여 출력하는 제3분주기(501)와, 전압 제어 발진기의 출력 주파수를 궤환 입력하여 N배로 분주하여 분주된 주파수를 출력하는 제4분주기(505)와 상기 제3분주기(501)에서 분주된 주파수와, 제4분주기(505)에서 분주된 주파수를 입력하여 상기 양 주파수의 위상차에 비례하는 전압을 출력하는 위상비교기(502)와, 상기 위상비교기(502)의 출력전압을 입력하여 파형을 정형하고 DC전압으로 변환하여 안정된 일정 전압을 출력하는 루프필터(503)와, 상기 루프필터(503)의 출력인 DC전압을 받아 FM변조하여 발진주파수를 출력하는 전압 제어 발진기(504)로 구성된다.The modulation PLL 300 of the configuration divides the reference frequency (Fref) generated by the TCXO (100) by R times and outputs the divided frequency (Fref / R) and a voltage controlled oscillator. A second divider 305 for feeding back an output frequency Fout of 304 and dividing by R times to output a divided frequency Fout / R, and a frequency divided by the first divider 301. A phase comparator for inputting (Fref / R) and the frequency (Fout / R) divided by the second divider (20) to output a voltage proportional to the phase difference between the two frequencies (Fref / R, Fout / R) ( 302, a loop filter 303 for inputting an output voltage of the phase comparator 302 to shape a waveform, converting it into a DC voltage, and outputting a stable constant voltage, and a DC voltage that is an output of the loop filter 303. It is composed of a voltage controlled oscillator 304 that receives the FM modulation and outputs the oscillation frequency (Fout), and the DDS unit 400 inputs a modulated frequency of 6.4M to a very small band. A direct digital system (DDS) 401 for generating a frequency having a bandwidth, a D / A converter 402 for converting a frequency generated by the DDS 401 into an analog signal, and the D / It is composed of a BPF (403) for removing the RF noise by inputting the analog-converted signal from the A converter (402) and the frequency synthesis PLL (500) inputs the frequency output from the DDS unit 400 and divides by R times A third divider 501 to output an output frequency of the voltage controlled oscillator, and a fourth divider 505 for dividing the divided frequency by N times to output a divided frequency and a third divider 501 A phase comparator 502 for inputting a frequency and a frequency divided by the fourth divider 505 to output a voltage proportional to the phase difference between the two frequencies, and an output voltage of the phase comparator 502 to input a waveform. Outputs stable voltage by shaping and converting to DC voltage A pre-filter 503 and a voltage-controlled oscillator 504 for outputting the oscillation frequency by FM modulation by receiving the DC voltage output of the loop filter 503.

제4도는 제3도의 각부 동작 파형도로서 상술한 구성에 의거 본 발명의 일실시예를 제3, 4도를 참조하여 상세히 설명한다.FIG. 4 is an operation waveform diagram of each part of FIG. 3 and one embodiment of the present invention will be described in detail with reference to FIGS.

TCXO(100)에서는 6.4MHz의 기준 주파수(Fref)를 발생하여 출력하게 된다. 상기 기준 주파수(Fref)를 입력하는 제1분주기(301)는 R배로 분주된 주파수(Fref/R)를 출력하게 된다. 또한 전압 제어 발진기(4)의 출력 주파수(Fout)가 제2분주기(305)에 입력되어 R배로 분주된 주파수(Fout/R)를 출력하게 된다. 상기 제1분주기(301)에서 분주된 주파수(Fref/R)와 제2분주기(305)의 분주된 주파수(Fout/R)를 입력하는 위상비교기(302)는 상기 두 주파수의 위상차에 비례하는 전압을 출력하게 된다. 이때 상기 제2분주기(305)의 분주된 주파수(Fout/R)가 상기 제1분주기(301)의 분주된 주파수(Fref/R)보다 클 경우에는 0V를 발생하고 상기 제2분주기(305)의 분주된 주파수(Fout/R)가 상기 제1분주기(301)의 분주된 주파수(Fref/R)보다 작을 경우에는 5V를 발생하게 된다. 상기 위상비교기(302)에서 발생된 전압은 루프필터(303)에 입력되어 충전과 방전의 전기적인 현상을 일으키게 하여 그 전 전압보다 높은 전압을 출력하게 된다. 즉 상기 위상비교기(302)에서 0V를 출력할때는 상기 루프필터(303)는 그 전 전압보다 낮은 전압을 출력하게 되고 +5V를 출력할때는 그 전 전압보다 높은 전압을 출력하게 되어 전압 제어 발진기(304)의 발진 주파수를 결정짓는 제어전압으로 사용된다.The TCXO 100 generates and outputs a reference frequency Fref of 6.4 MHz. The first divider 301 for inputting the reference frequency Fref outputs the frequency Fref / R divided by R times. In addition, the output frequency Fout of the voltage controlled oscillator 4 is input to the second divider 305 to output the frequency Fout / R divided by R times. A phase comparator 302 for inputting the frequency divided by the first divider 301 (Fref / R) and the divided frequency Fout / R of the second divider 305 is proportional to the phase difference between the two frequencies. Will output a voltage. In this case, when the divided frequency Fout / R of the second divider 305 is greater than the divided frequency Fref / R of the first divider 301, 0V is generated and the second divider ( When the divided frequency Fout / R of 305 is smaller than the divided frequency Fref / R of the first divider 301, 5V is generated. The voltage generated by the phase comparator 302 is input to the loop filter 303 to cause an electrical phenomenon of charging and discharging to output a voltage higher than the previous voltage. That is, when the phase comparator 302 outputs 0V, the loop filter 303 outputs a voltage lower than the previous voltage, and when + 5V is output, the loop filter 303 outputs a voltage higher than the previous voltage. It is used as a control voltage to determine the oscillation frequency of.

그러나 상기 제1-제2분주기(301,305)의 분주된 주파수(Fref/R,Fout/R)가 동일하게 되면 상기 루프필터(30)에서는 안정된 일정전압을 유지하여 출력하게 된다. 상기 루프필터(30)에서 일정한 제어전압을 출력하게 되면 상기 전압제어 발진기(304)에서는 안정된 일정 주파수를 발진하게 된다.However, when the divided frequencies Fref / R and Fout / R of the first to second dividers 301 and 305 are the same, the loop filter 30 maintains a stable constant voltage and outputs the same. When a constant control voltage is output from the loop filter 30, the voltage controlled oscillator 304 oscillates a stable constant frequency.

또한 변조시키고자 하는 송신데이타(Tx Data)는 Bessel LPF(200)에서 저역 필터되어 가변저항(VR1)에 의해 레벨이 조정되어 전압 제어 발진기(4)의 변조 입력단(P1)으로 입력 변조되고 다음단의 PLL을 통과하여 제4도 a와 같이 높은 성분의 데이타는 변조도가 감소되고 이 낮은 데이타 성분의 변조도만 통과되도록 FM변조가 이루어져 6.4MHz의 주파수를 출력하게 된다. 상기 전압 제어 발진기(304)에서 변조된 6.4MHz 주파수를 입력하는 DDS(401)는 1.6MHz 부근에서 0.001Hz정도의 주파수 간격을 갖는 신호를 출력하게 된다. 상기 DDS(401)에서 출력된 신호는 D/A 변환기(402)에서 아날로그 신호로 변환 출력되게 된다. 상기 D/A 변환기(402)에서 아날로그 신호로 변환된 신호는 밴드패스 필터(403)에서 RF노이즈가 제거되어 출력하게 된다. 상기 밴드패스 필터(403)에서 RF노이즈가 제거된 신호는 제3분주기(501)에서 분주되어 출력된다. 또한 전압 제어 발진기(50)의 출력 주파수(Fout)가 제4분주기(505)에서 입력되어 N배로 분주된 주파수를 출력하게 된다. 상기 제3분주기(501)에서 분주된 주파수와 제4분주기(505)의 분주된 주파수를 입력하는 위상비교기(502)는 상기 두 주파수의 위상차에 비례하는 전압을 출력하게 된다. 이때 상기 제4분주기(505)는 분주된 주파수가 상기 제3분주기(501)의 분주된 주파수보다 클 경우에는 0V를 발생하고 상기 제2분주기(5)의 분주된 주파수가 상기 제3분주기(501)의 분주된 주파수보다 작을 경우에는 5V를 발생하게 된다. 상기 위상비교기(502)에서 발생된 전압은 루프필터(503)에 입력되어 충전과 방전의 전기적인 현상을 일으키게 하여 그 전 전압보다 낮은 전압이나 높은 전압을 출력하게 된다. 즉 상기 위상비교기(502)에서 0V를 출력할때는 상기 루프필터(503)은 그 전 전압보다 낮은 전압을 출력하게 되고 +5V를 출력할때는 그 전 전압보다 높은 전압을 출력하게 되어 전압 제어 발진기(504)의 발진 주파수를 결정짓는 제어 전압으로 사용된다.In addition, the transmission data (Tx Data) to be modulated is low-pass filtered by the Bessel LPF 200, and the level is adjusted by the variable resistor VR1 to be input modulated to the modulation input terminal P1 of the voltage controlled oscillator 4, and Through the PLL of FIG. 4, the data of the high component as shown in FIG. 4a is reduced in modulation and the FM modulation is performed so that only the modulation of the low data component is passed, thereby outputting a frequency of 6.4MHz. The DDS 401 inputting the 6.4 MHz frequency modulated by the voltage controlled oscillator 304 outputs a signal having a frequency interval of about 0.001 Hz near 1.6 MHz. The signal output from the DDS 401 is converted into an analog signal by the D / A converter 402. The signal converted into an analog signal by the D / A converter 402 is output by removing RF noise from the band pass filter 403. The signal from which the RF noise is removed from the band pass filter 403 is divided and output from the third divider 501. In addition, the output frequency Fout of the voltage controlled oscillator 50 is input from the fourth divider 505 to output the frequency divided by N times. The phase comparator 502 for inputting the frequency divided by the third divider 501 and the frequency divided by the fourth divider 505 outputs a voltage proportional to the phase difference between the two frequencies. At this time, the fourth divider 505 generates 0V when the divided frequency is greater than the divided frequency of the third divider 501 and the divided frequency of the second divider 5 is the third. If the frequency divider 501 is smaller than the divided frequency, 5V is generated. The voltage generated by the phase comparator 502 is input to the loop filter 503 to cause an electrical phenomenon of charging and discharging, thereby outputting a voltage lower or higher than the previous voltage. That is, when the phase comparator 502 outputs 0V, the loop filter 503 outputs a voltage lower than the previous voltage, and when + 5V is output, the loop filter 503 outputs a voltage higher than the previous voltage. It is used as a control voltage to determine the oscillation frequency of.

또한 Bessel LPF(200)에서 저역 필터링된 송신데이타(Tx Data)는 제2가변저항(VR2)에서 레벨이 조정되어 상기 전압 제어 발진기(504)의 변조 입력단(P2)로 인가된다. 이로인해 상기 전압 제어 발진기(504)에서는 제4도 b와 같이 낮은 주파수 성분의 데이타에 대한 변조도는 감쇄하고 높은 주파수 성분의 데이타에 대한 변조도만 통과하도록 FM변조를 하게 된다. 그러므로 전체 변조 특성은 제4도의 c와 같이 전체 데이타 레이트에 따라 안정된 변조 특성을 유지하게 된다.In addition, the low-pass filtered transmission data Tx Data in the Bessel LPF 200 is adjusted to a level in the second variable resistor VR2 and applied to the modulation input terminal P2 of the voltage controlled oscillator 504. As a result, in the voltage controlled oscillator 504, as shown in FIG. 4, the modulation degree for the data of the low frequency component is attenuated and FM modulation is performed so as to pass only the modulation degree for the data of the high frequency component. Therefore, the overall modulation characteristic maintains a stable modulation characteristic according to the overall data rate as shown in c of FIG.

따라서 상기 주파수 합성 PLL(500)의 대역폭(Wn)을 작게할 필요가 없으므로 주파수 천이시간에 영향을 미치지 않게 되며 상기 DDS(401)에 의해 매우 작은 주파수 스텝까지 콘트롤하여 상기 주파수 합성 PLL(500)의 기준 주파수를 크게 할 수 있으므로 주파수 천이시간을 빠르게 할 수 있다.Therefore, since the bandwidth Wn of the frequency synthesized PLL 500 does not need to be reduced, it does not affect the frequency transition time and is controlled by the DDS 401 to a very small frequency step of the frequency synthesized PLL 500. Since the reference frequency can be increased, the frequency transition time can be increased.

상술한 바와 같이 매우 높은 주파수 레이트의 랜덤 데이타에 대하여 안정된 변조를 하여 데이타 변조시 왜곡을 방지시켜 주고 매우 작은 주파수 스텝을 가지면서도 주파수 천이시간을 개선할 수 있는 이점이 있다.As described above, stable modulation is performed on very high frequency rate random data to prevent distortion during data modulation and to improve frequency transition time while having very small frequency steps.

Claims

A frequency hopping radio transmission circuit of a high frequency wireless communication system, comprising: a modulation PLL means for performing FM modulation on low frequency data at a reference frequency of a transmission PLL, and a frequency modulated by the modulation PLL means to be input at a frequency near a predetermined frequency; A DDS means for generating a small frequency step, a frequency synthesized PLL means for inputting a frequency generated by the DDS means to modulate to have a stable modulation characteristic over a wide data rate, and the modulation to maintain a constant modulation degree according to the frequency change And PLL means and data level means for automatically adjusting the level of transmission data supplied to said frequency synthesized PLL means.

2. The circuit of claim 1, wherein the modulation PLL means attenuates the data modulation degree of the high frequency component and modulates it to pass through the data modulation degree of the low frequency component.

2. A circuit according to claim 1, wherein said frequency synthesized PLL means attenuates the degree of modulation for data of low frequency components and modulates the modulation for data of high frequency components to pass through.

2. The circuit according to claim 1, wherein said data level adjusting means comprises first-second variable resistors (VR1-VR2).