KR940002724Y1 - Digital ic testing circuit for having multiple pin - Google Patents
Digital ic testing circuit for having multiple pin Download PDFInfo
- Publication number
- KR940002724Y1 KR940002724Y1 KR2019910002229U KR910002229U KR940002724Y1 KR 940002724 Y1 KR940002724 Y1 KR 940002724Y1 KR 2019910002229 U KR2019910002229 U KR 2019910002229U KR 910002229 U KR910002229 U KR 910002229U KR 940002724 Y1 KR940002724 Y1 KR 940002724Y1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- input
- dut
- test apparatus
- test
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
내용 없음.No content.
Description
제 1 도는 종래의 디지탈 IC 시험회로도.1 is a conventional digital IC test circuit diagram.
제 2 도는 본 고안에 따른 다중핀 디지탈 IC 시험회로도.2 is a multi-pin digital IC test circuit diagram according to the present invention.
제 3 도는 제 2 도에서의 타이밍도.3 is a timing diagram in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : DUT 22∼2n, 21'∼2n' : 래치1: DUT 22 to 2n, 21 'to 2n': Latch
3 : 아나로그스위치 4 : 버퍼3: analog switch 4: buffer
5 : 인버터 6 : 시험장치5: inverter 6: tester
본 고안은 많은 입출력핀을 갖는 디지탈 IC의 시험회로에 관한 것으로, 특히 새로운 시험장치에 대한 투자없이 모든 입출력핀에 관련된 논리 기능을 시험할 수 있도록한 다중핀 디지탈 IC시험회로에 관한 것이다.The present invention relates to a test circuit of a digital IC having a large number of input / output pins, and more particularly, to a multi-pin digital IC test circuit capable of testing logic functions related to all input / output pins without investing in a new test apparatus.
종래의 시험회로는 제 1 도에 도시된 바와같이 2n개의 입출력 채널을 갖는 논리회로 시험장치(6)를 이용하여 최대 2n개의 입출력핀을 갖는 디지탈 IC(1)를 시험할 수 있도록, 2n개의 논리회로 시험장치 채널과 2n개의 디지탈 IC핀을 하나씩 서로 연결하도록 구성된다.The conventional test circuit uses the logic circuit test apparatus 6 having 2n input / output channels as shown in FIG. 1 to test the digital IC 1 having a maximum of 2n input / output pins, so that 2n logics can be tested. It is configured to connect the circuit tester channel and 2n digital IC pins one by one.
즉, 2n개의 입출력 채널을 갖는 시험장치(6)에서 n개의 채널은 DUT(1)에 특정한 신호 데이타를 인가하기 위한 채널로 할당되어 DUT(1)의 논리에 맞는 입력신호 데이타를 인가하게 되면, 이에 대하여 DUT(1)의 논리 회로는 시험장치(6)로 부터의 입력신호 데이타에 따라 동작하게 되고 그 결과를 n개의 출력단자로 출력시킨다.That is, in the test apparatus 6 having 2n input / output channels, when n channels are allocated as a channel for applying specific signal data to the DUT 1, the input signal data conforming to the logic of the DUT 1 is applied. In contrast, the logic circuit of the DUT 1 operates according to the input signal data from the test apparatus 6 and outputs the result to n output terminals.
시험장치(6)는 다시 DUT(1)로 부터의 출력신호를 n개의 입력채널을 통하여 받아들여서 시험중인 DUT(1)가 시험장치(6)로 부터의 입력신호에 따라 옳게 동작하고 출력신호를 내보냈는지를 판단하게 된다.The test apparatus 6 receives the output signal from the DUT 1 again through the n input channels so that the DUT 1 under test operates correctly according to the input signal from the test apparatus 6 and outputs the output signal. Determine if you exported.
그러나 이와같은 종래의 시험회로 구성으로는 2n개의 입출력 채널을 갖는 시험장치를 이용하여 2n개 이상의 입출력핀을 갖는 논리회로 소자를 시험할 수 없는 문제점이 있었다.However, such a conventional test circuit configuration has a problem in that a logic device having more than 2n input / output pins cannot be tested using a test apparatus having 2n input / output channels.
이에따라 본 고안은 상기한 문제점을 해결하기 위한 것으로써, 제 2 도에 도시된 바와같이 n개의 입출력 채널을 갖는 시험장치(6)는 아나로그 스위치(3)의 단자(b)를 거쳐 래치(21∼2n), (21'∼2n')에 연결됨과 동시에 아나로그 스위치(3)의 단자(a)를 거쳐 DUT(1)의 출력단에 연결되고, 래치(21∼2n), (21'∼2n')는 DUT(1)의 입력단에 연결되며, 시험장치(5)의 래치 인에이블단(LE)은 버퍼(4)를 거쳐 래치(21∼2n)의 인에이블단(LE1)에 연결됨과 동시에 인버터(5)를 재차거쳐 래치 (21'∼2n')의 인에이블단(LE2)에 연결되고, 시험장치(6)의 출력 인에이블단은 래치(21∼2n), (21'∼2n')의 출력 인에이블단에 연결된구성이다.Accordingly, the present invention is to solve the above problems, and as shown in FIG. 2, the test apparatus 6 having n input / output channels is provided with a latch 21 via a terminal b of the analog switch 3. 2n) and (21 'to 2n') and at the same time, through the terminal (a) of the analog switch 3, to the output terminal of the DUT (1), latches 21 to 2n, (21 'to 2n). ') Is connected to the input terminal of the DUT 1, the latch enable end LE of the test apparatus 5 is connected to the enable end LE1 of the latches 21 to 2n via the buffer 4, The inverter 5 is again connected to the enable end LE2 of the latches 21 'to 2n', and the output enable end of the test apparatus 6 is applied. Is a configuration connected to the output enable stages of the latches 21 to 2n and 21 'to 2n'.
이하 제 3 도에 도시된 타이밍도를 참고로 상기한 기술구성의 동작상태 및 작용효과를 상세히 설명하면 다음과 같다.Hereinafter, an operation state and an effect of the above described technical configuration will be described in detail with reference to the timing diagram shown in FIG. 3.
먼저 DUT(1)의 입력핀 처음 n-2개에 인가될 데이타신호를 래치(21∼2n)에 래치시키기 위하여 시험장치(6)로 부터 각 채널에 필요한 데이타 신호를 발생시켜 입출력채널 n-2개를 통하여 출력시킨다.First, in order to latch the data signals to be applied to the first n-2 input pins of the DUT 1 to the latches 21 to 2n, a data signal necessary for each channel is generated from the test apparatus 6 to input / output channel n-2. Output through the dog.
이때 시험장치(6)의 n-2개의 채널에 연결된 입출력방향 선택 스위치(3)는 단자(b)로 절환되어 시험장치(6)와 래치(21∼2n), (21'∼2n')가 폐회로가 된다. 또한 래치(21∼2n)의 인에이블단(LE1)은 시험장치(6)로 부터 버퍼(4)를 통해 하이(High) 신호를 받아 시험장치 n-2개의 채널로 부터 출력되는 데이타 신호는 래치(21∼2n)에만 래치되고, 래치(21'∼2n')의 인에이블단(LE2)에는 인버터(5)로 인하여 로우(LOW)신호가 인가되어 어떤 데이타신호도 래치되지 않는다.At this time, the input / output direction selector switch 3 connected to the n-2 channels of the test apparatus 6 is switched to the terminal b so that the test apparatus 6 and the latches 21 to 2n and 21 'to 2n' are connected. It becomes a closed circuit. In addition, the enable stage LE1 of the latches 21 to 2n receives a high signal from the test apparatus 6 through the buffer 4 and the data signal output from the n-2 channels of the test apparatus is latched. It is latched only to (21 to 2n), and a low signal is applied to the enable end LE2 of the latches 21 'to 2n' by the inverter 5 so that no data signal is latched.
그러나 모든 출력 인에이블 단자에는 하이(High)신호가 인가되어 래치는 출력단자로 어떤 신호도 출력하지 않는다. (제 3 도 T1주기) 또한 DUT(1)의 나머지 입력핀 n-2개에 인가될 데이타 신호를 래치(21'∼2n')에 래치시키기 위하여 시험장치(6)로 부터 필요한 데이터 신호를 발생시켜 출력시킨다.However, all output enable terminals A high signal is applied to the latch so that the latch does not output any signal to the output terminal. (T1 cycle in FIG. 3) Also, a data signal required from the test apparatus 6 is generated to latch the data signal to be applied to the remaining input pins n-2 of the DUT 1 to the latches 21 'to 2n'. Print it out.
이때 시험장치(6)는 래치 인에이블단(LE)으로 로우 신호를 출력시키면 래치(21∼2n)에는 새로운 데이타가 래치되지 않으나(21'∼2n')에는 하이신호가 인가되어 시험장치(6)로 부터의 데이타 신호는 래치(21'∼2n')들에 래치된다.At this time, if the test device 6 outputs a low signal to the latch enable end LE, new data is not latched to the latches 21 to 2n, but a high signal is applied to the test device 6 to the latches 21 to 2n. The data signal from < RTI ID = 0.0 > 1) < / RTI >
이때에도 모든 출력인에이블단자에 하이신호가 인가되어 어떤 데이타 신호도 아직까지는 DUT(1)에 전달되지 않고 있다.( 제 3 도 T2주기)Again all output enable terminals A high signal is applied to the DUT 1 so that no data signal is transmitted to the DUT 1 (Fig. 3 T2 period).
이후 입출력 방향선택 스위치(3)가 단자(a)로 절환되면 DUT(1)의 출력핀과 시험장치(6)가 폐회로를 구성하여 DUT(1)로 부터의 출력신호가 시험장치(6)로 전달 가능하게 된다.After that, when the input / output direction selector switch 3 is switched to the terminal a, the output pin of the DUT 1 and the test device 6 form a closed circuit, and the output signal from the DUT 1 is transferred to the test device 6. It becomes transferable.
따라서 시험장치(6)로 부터 출력 인에이블단에 로우신호를 인가하면 동시에 DUT(1) 입력판에 입력데이타가 신호가 래치(21∼2n), (21'∼2n')의 출력핀들을 통하여 DUT(1)에 전달되고 DUT(1)는 그 입력 데이타 신호에 따라 동작한후 결과를 출력핀을 통하여 시험장치(6)로 전달한다.Therefore, the output enable stage from the test device (6) When the low signal is applied to the DUT (1) input plate, the input data is transmitted to the DUT 1 through the output pins of the latches 21 to 2n and 21 'to 2n' and the DUT 1 After operating according to the input data signal, the result is transmitted to the test apparatus 6 through the output pin.
시험장치(6)는 그 최종 결과를 n-2개의 입력채널을 통하여 받고 DUT(1)가 옳게 동작했는지를 판단하게 된다.The test apparatus 6 receives the final result through n-2 input channels and determines whether the DUT 1 is operating properly.
이와같이 본 고안에 따른 다중핀 디지탈 IC시험회로는 반도체 시험장치의 새로운 투자없이, n개의 입출력 채널을 갖는 논리소자 시험장치를 사용하여 최대 2n-4개의 입력핀과 n-2개의 출력핀을 갖는 디지탈 IC의 논리기능을 시험할 수 있는 효과를 갖는다.As described above, the multi-pin digital IC test circuit according to the present invention uses a logic device test apparatus having n input / output channels without a new investment in a semiconductor test apparatus, and has a maximum of 2n-4 input pins and n-2 output pins. It has the effect of testing the logic function of IC.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910002229U KR940002724Y1 (en) | 1991-02-13 | 1991-02-13 | Digital ic testing circuit for having multiple pin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910002229U KR940002724Y1 (en) | 1991-02-13 | 1991-02-13 | Digital ic testing circuit for having multiple pin |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920017025U KR920017025U (en) | 1992-09-17 |
| KR940002724Y1 true KR940002724Y1 (en) | 1994-04-23 |
Family
ID=19310959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910002229U KR940002724Y1 (en) | 1991-02-13 | 1991-02-13 | Digital ic testing circuit for having multiple pin |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002724Y1 (en) |
-
1991
- 1991-02-13 KR KR2019910002229U patent/KR940002724Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920017025U (en) | 1992-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100448706B1 (en) | System on a chip and test/debug method thereof | |
| KR0138257B1 (en) | Method and apparatus for testing integrated circuit | |
| US4540903A (en) | Scannable asynchronous/synchronous CMOS latch | |
| KR100190214B1 (en) | Semiconductor integrated circuit which can be tested by an lsi tester having a reduced number of pins | |
| KR100265138B1 (en) | I/o toggle test method using jtag | |
| KR100308189B1 (en) | Boundless scan circuit for increased testability of core cell based integrated circuits | |
| US4504783A (en) | Test fixture for providing electrical access to each I/O pin of a VLSI chip having a large number of I/O pins | |
| US7269770B1 (en) | AC coupled line testing using boundary scan test methodology | |
| US6877119B2 (en) | Circuit scan output arrangement | |
| US7380189B2 (en) | Circuit for PLL-based at-speed scan testing | |
| US5581564A (en) | Diagnostic circuit | |
| US5479127A (en) | Self-resetting bypass control for scan test | |
| US20060107144A1 (en) | Power reduction in module-based scan testing | |
| KR940002724Y1 (en) | Digital ic testing circuit for having multiple pin | |
| JPH01253669A (en) | Semiconductor integrated circuit device | |
| US7089471B2 (en) | Scan testing mode control of gated clock signals for flip-flops | |
| US5410247A (en) | Circuit device having a test function for checking circuit operation | |
| JP3094983B2 (en) | System logic test circuit and test method | |
| KR910001782A (en) | Equalization Circuit for Testing Logic Circuits | |
| US7644329B2 (en) | Integrated circuit testing method and related circuit thereof | |
| MY122055A (en) | Method of testing integrated circuits | |
| KR930006962B1 (en) | Semiconductor testing method | |
| KR19990047439A (en) | Interface Circuit for Efficiently Testing Digital Blocks in Mixed Devices | |
| JP2001203322A (en) | Semiconductor integrated device | |
| KR100483747B1 (en) | Semiconductor testing system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20030318 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |