KR940002111B1 - Selected clock counter - Google Patents

Selected clock counter Download PDF

Info

Publication number
KR940002111B1
KR940002111B1 KR1019880007389A KR880007389A KR940002111B1 KR 940002111 B1 KR940002111 B1 KR 940002111B1 KR 1019880007389 A KR1019880007389 A KR 1019880007389A KR 880007389 A KR880007389 A KR 880007389A KR 940002111 B1 KR940002111 B1 KR 940002111B1
Authority
KR
South Korea
Prior art keywords
terminal
shift register
output
clock
gate
Prior art date
Application number
KR1019880007389A
Other languages
Korean (ko)
Other versions
KR890017886A (en
Inventor
김동경
Original Assignee
주식회사 금성사
최근선
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 최근선 filed Critical 주식회사 금성사
Priority to KR1019880007389A priority Critical patent/KR940002111B1/en
Publication of KR890017886A publication Critical patent/KR890017886A/en
Application granted granted Critical
Publication of KR940002111B1 publication Critical patent/KR940002111B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits

Landscapes

  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Abstract

The circuit produces continuous clock pulses having the same pulse width but different periods. The clock period is user selectable, and is determined by dividing an input clock signal by 2 up to 7. A multiplexer (3) inputs user select signal, selects one of shift register's multi outputs , and outputs as a resulted signal. Shift registers (1)(2) act as binary counters and their counting sequences are adjusted with gate operation and multiplxer's user select input signal.

Description

선택 기능을 갖는 클럭 다 분주 회로Clock multi-division circuit with select function

제1도는 본 발명에 따른 회로도.1 is a circuit diagram according to the present invention.

제2도와 제3도는 제1도에 있어서 타이밍 차트.2 and 3 are timing charts in FIG.

제4도는 본 발명에 따라 발생되는 클럭 파형도.4 is a clock waveform diagram generated in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 2 : 쉬프트 레지스터 3 : 멀티 플렉서1, 2: shift register 3: multiplexer

I1: 인버터 AG1: 앤드게이트I 1 : Inverter AG 1 : Endgate

NO1∼NO4: 노아게이트NO 1 -NO 4 : Noah gate

본 발명은 클럭분주 회로에 관한 것으로 특히 필요에 따라 클럭 분주를 조절할 필요가 있는 시스템에 적합하도록한 클럭 다 분주 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to clock divider circuits, and more particularly, to a clock multi divider circuit adapted for a system that needs to adjust clock divider as needed.

즉 본 발명은 입력된 기본 클럭을 시스템에 필요한 여러주기의 클럭으로 다양하게 분주시켜 출력하도록한 것으로 첨부한 도면을 참조하여 그의 기술 내용을 설명하면 다음과 같다.That is, the present invention is to divide the input base clock into various clocks for various cycles required by the system and output the same. Referring to the accompanying drawings, the technical contents thereof are as follows.

첨부 도면 제1도는 본 발명의 구성을 보인 회로도로서, 리세트신호와 입력 클럭이 인가되는 쉬프트 레지스터(1)의 출력단 OB1은 노아게이트(NO1)의 일 입력단과 멀티플렉서(3)의 D1단자에, 출력단 QC1는 노아게이트(NO2)의 일 입력단과 멀티플렉서(3)의 D2단자에, 출력단 QD1는 노아게이트(NO2)의 타 입력단과 멀티플렉서(3)의 D3단자에 각각 접속되고, 리세트신호와 입력클럭이 인가되며 상기 쉬프트 레지스터(1)의 출력단 QD1에 SR2단자가 접속된 쉬프트 레지스터(2)의 출력단 QA1, QB2는 노아게이트(NO3)의 일 입력단과 상기 멀티플렉서(3)의 D4, D5단자에 각각 접속되며, 출력단 QC2, PD2는 노아게이트(NO4)의 일 입력단과 멀티플렉서(3)의 D6, D7단자에 각각 접속되고, 상기 노아게이트(NO1∼NO4)의 출력단은 앤드게이트(AG1)를 통해 쉬프트 레지스터(1)의 SR1단자에 접속되고, 상기 멀티플렉서(3)는 선택 신호(A), (B), (C)가 인가되며, 출력단(W)은 인버터(I1)를 거쳐 상기 쉬프트 레지스터(1), (2)의 S11, S12단자에 접속되고, 쉬프트 레지스터(1), (2)의 SO1, SO2단자는 전원(Vcc)에 접속되며, 상기 멀티플렉서(3)의 출력단(Y)은 클럭 출력단(Pc)에 접속되어 구성된다.1 is a circuit diagram showing the configuration of the present invention, in which the output terminal OB 1 of the shift register 1 to which the reset signal and the input clock is applied is one input terminal of the noar gate NO 1 and D 1 of the multiplexer 3. To the terminal, output terminal QC 1 to one input terminal of noah gate (NO 2 ) and D 2 terminal of multiplexer (3), output terminal QD 1 to the other input terminal of noah gate (NO 2 ) and D 3 terminal of multiplexer (3) The output terminals QA 1 and QB 2 of the shift register 2 connected to each other, a reset signal and an input clock applied thereto, and an SR 2 terminal connected to the output terminal QD 1 of the shift register 1 are connected to the NOA gate NO 3 . It is connected to one input terminal and the D 4 and D 5 terminals of the multiplexer 3, respectively, and the output terminals QC 2 and PD 2 are connected to the one input terminal of the NOA gate NO 4 and the D 6 and D 7 terminals of the multiplexer 3, respectively. is connected, it said NOR gate (NO 1 ~NO 4) output terminal of the shift is through the aND gate (AG 1) Reg Is connected to the SR 1 terminal of the emitter (1), the multiplexer (3) is applied with the selection signal (A), (B), (C), the output (W) is the shift register via an inverter (I 1) (1) and (2) are connected to the S 11 and S 12 terminals, and the shift registers (1) and (2), the SO 1 and SO 2 terminals are connected to the power supply (Vcc), and the output terminal of the multiplexer (3). (Y) is configured to be connected to the clock output terminal Pc.

상기한 바와 같이 구성된 회로의 동작 및 작용 효과는 다음과 같다.The operation and effect of the circuit constructed as described above are as follows.

본 발명은 멀티플렉서(3)로 인가되는 선택 신호(A), (B), (C)에 따라 7가지로 분주된 클럭 중 하나를 얻을 수 있게 된다.According to the present invention, one of seven divided clocks can be obtained according to the selection signals A, B, and C applied to the multiplexer 3.

즉 선택 신호(C), (B), (A)를 001로부터 111 7가지로 인가시키면 그에 따라 분주된 클럭 펄스가 제4도에 보인 바와 같이 얻어진다. 먼저 쉬프트 레지스터(1), (2)의 동작은 아래의 표 1과 같다.Namely, when seven selection signals C, B, and A are applied from 001 to 111, the divided clock pulses are obtained as shown in FIG. First, the operations of the shift registers (1) and (2) are shown in Table 1 below.

[표 1 쉬프트 레지스터의 기능표][Table 1 Function Register of Shift Register]

Figure kpo00001
Figure kpo00001

여기서 X는 돈캐어(Don't Care)조건이다. 첨부 도면 제2도는 선택 신호 CBA=001인 경우의 각부의 파형을 보인 타이밍 챠트로서, 초기 상태에서 노아게이트(NO1∼NO4)의 입력이 모두 로우이므로 노아게이트(NO1∼NO4)의 출력은 모두 하이가 되어 쉬프트 레지스터(1)의 SR1단자에는 하이 신호가 인가되며, S11단자에는 로우 신호가 인가된다.Where X is a Don't Care condition. 2 is a timing chart showing waveforms of each part in the case where the selection signal CBA = 001. Since the inputs of the NOA gates NO 1 to NO 4 are all low in the initial state, the NOA gates NO 1 to NO 4 are not shown. The outputs are all high, and a high signal is applied to the SR 1 terminal of the shift register 1, and a low signal is applied to the S 11 terminal.

따라서 쉬프트 레지스터(1)의 출력단 QA1는 하이를 출력하며, 이에 따라 출력단 PB1도 다음 입력 클럭에서 하이로 된다. 출력단 QB1로 부터 출력된 하이 신호에 의해 노아게이트(NO1)의 출력이 로우로 되어 쉬프트 레지스터(1)의 SR1단자에 로우가 인가되고, 또한 선택 신호 CBA=001이므로 멀티플렉서(3)의 D1단자에 인가된 쉬프트 레지스터(1)의 QB1단자로 부터의 출력이 선택되어 제2도 S11과 같이 하이의 신호가 쉬프트 레지스터(1)의 S11단자에 인가된다.Therefore, output stage QA 1 of shift register 1 outputs high, so output stage PB 1 also becomes high at the next input clock. The high signal output from the output terminal QB 1 makes the output of the noar gate NO 1 low, and a low is applied to the SR 1 terminal of the shift register 1, and the selection signal CBA = 001, so that the multiplexer 3 the output from the first terminal QB of the shift register (1) applied to terminal D 1 is selected, the second is also applied to the high terminal of the signal S 11 that the shift register (1) as shown in S 11.

따라서 쉬프트 레지스터(1)의 QA1단자는 제2도 QA1과 같이 입력(A)의 레벨을 유지하여 계속 하이로 출력되며 QB1단자는 제2도 QB1과 같이 로우로 된다.Accordingly, the QA 1 terminal of the shift register 1 is continuously output high while maintaining the level of the input A as shown in FIG. 2 and QA 1 , and the QB 1 terminal is low as shown in QB 1 of FIG. 2.

이에 따라 QC1, QD1단의 출력은 로우 상태를 유지하며, 쉬프트 레지스터(2)의 SR2단자는 계속 로우 상태를 유지하고 또 초기에 S12단자에는 쉬프트 레지스터(1)의 S12단자와 같이 로우가 인가되므로 쉬프트 레지스터(2)의 QA2단자는 로우 상태를 유지하며, 이에 따라 QB2, QC2, QD2단자로 로우 상태를 유지하게 된다.Accordingly, QC 1, the output of the QD first stage remains low and, S 12 terminals S 12 terminal of the shift register (1) to SR 2 terminal of the shift register (2) is still remains low, and also initial and Since the low is applied as well, the QA 2 terminal of the shift register 2 is kept low, and accordingly, the QA 2 terminal is kept low with the QB 2 , QC 2 and QD 2 terminals.

따라서 선택 신호 CBA=001인 때에는 쉬프트 레지스터(1)의 QB1단자에서 출력된 제2도 QB1가 출력 클럭으로서 출력된다. 만일 선택 신호 CBA=111인 때에는 첨부 도면 제3도에 보인 바와 같이 동작한다.Therefore, when the selection signal CBA = 001, the second diagram QB 1 output from the QB 1 terminal of the shift register 1 is output as the output clock. If the selection signal CBA = 111, it operates as shown in FIG.

즉 선택 신호 CBA=111인 때에는 멀티플렉서(3)의 D7단자에 인가되는 신호가 출력되는데 초기 상태에서 쉬프트 레지스터(2)의 QD2단자가 로우 상태에 있으므로 멀티 플렉서(3)로 부터 출력되어 쉬프트 레지스터(1), (2)의 각 S11, S12단자에 인가되는 신호는 제3도 S11, S12과 같이 로우 상태를 유지한다.That is, when the selection signal CBA = 111, a signal applied to the D 7 terminal of the multiplexer 3 is output. However, since the QD 2 terminal of the shift register 2 is in the low state at the initial state, it is output from the multiplexer 3. signal applied to the S 11, S 12 terminal of the shift register (1), (2) is a third degree remains low as shown in S 11, S 12.

또한 초기 상태에서 앤드게이트(AG1)의 출력이 하이이므로 쉬프트 레지스터(1)의 QA1단자는 하이로 되고, 이에 따라 다음 클럭이 인가되는 때에 QB1단자도 하이로 된다.In addition, since the output of the AND gate AG 1 is high in the initial state, the QA 1 terminal of the shift register 1 becomes high, so that the QB 1 terminal becomes high when the next clock is applied.

따라서 QC1단자와 QD1단자도 순차적으로 하이 상태로 되는데, 하이 레벨의 QB1단자 출력에 의해 노아게이트(NO1)의 출력이 로우로 되고, 앤드게이트(AG1)의 출력도 로우로 되어 쉬프트 레지스터(1)의 SR1단자는 로우 상태로 된다.Therefore, the QC 1 terminal and the QD 1 terminal are also sequentially turned high. The output of the NOA gate NO 1 becomes low due to the high level QB 1 terminal output, and the output of the AND gate AG 1 becomes low, too. The SR 1 terminal of the shift register 1 goes low.

따라서 표 1에서 보인 바와 같이 QA1단자는 다시 로우 상태로 되고 순차적으로 QB1, QC1, QD 단자도 로우 상태로 된다.Therefore, as shown in Table 1, the QA 1 terminal goes low again, and the QB 1 , QC 1 , and QD terminals sequentially go low.

한편 상기한 과정에 의해 쉬프트 레지스터(1)의 QD1단자가 하이로 되면 쉬프트 레지스터(2)의 SR2단자가 하이로 되어 표 1에 보인 바와같이 쉬프트 레지스터(2)의 QA2단자가 하이로 되고 이에 따라 노아게이트(NO3)의 출력이 로우로 되어 쉬프트 레지스터(1)의 SR1단자는 계속 로우 상태를 유지하며, 쉬프트 레지스터(2)의 QB2단자는 다음 클럭인가시 하이로 된다.On the other hand, if the QD 1 terminal of the shift register 1 is made high by the above-described process, the SR 2 terminal of the shift register 2 is made high, and as shown in Table 1, the QA 2 terminal of the shift register 2 is made high. As a result, the output of the NOA gate NO 3 goes low so that the SR 1 terminal of the shift register 1 remains low, and the QB 2 terminal of the shift register 2 becomes high upon the next clock application.

또한 표 1에 보인 바와 같이 출력단 QC2, QD2단자도 순차적으로 하이가 되어 제3도 QC2, QD2에 보인 바와 같은 상태로 된다.In addition, as shown in Table 1, the output terminals QC 2 and QD 2 terminals are sequentially high, and the state as shown in FIG. 3 is QC 2 and QD 2 .

이때 멀티플렉서(3)에 인가되는 선택 신호에 의해서 쉬프트 레지스터(2)의 출력단 QD2의 출력이 선택되므로 쉬프트 레지스터(1), (2)의 S11, S12단자에는 하이가 인가되어 표 1에 보인 바와 같이 출력단 QA1, QB1, QC1, QD1및 QA2, QB2, QC2, QD2는 입력단 A1∼D1및 A2∼D2이 입력 레벨에 따르게 된다. 따라서 쉬프트 레지스터(2)의 모든 출력단은 제3도에 보인 바와 같이 로우 상태로 되거나 로우 레벨을 유지하며 쉬프트 레지스터(1)는 동작 초기 상태로 되돌아 가게 된다.At this time, since the output of the output terminal QD 2 of the shift register 2 is selected by the selection signal applied to the multiplexer 3, high is applied to the S 11 and S 12 terminals of the shift registers 1 and 2, an output terminal 1, as shown QA, QB 1, 1 QC, QD 1 and 2 QA, QB 2, 2 QC, QD 2 is the input stage a 1 ~D 1 and a 2 ~D 2 is subject to the input level. Therefore, all the output stages of the shift register 2 go low or maintain a low level as shown in FIG. 3, and the shift register 1 returns to the initial state of operation.

따라서 상기한 바와 같이 제어 신호 CBA=111인 때에는 쉬프트 레지스터(2)의 출력단 QD2의 출력이 클럭으로서 출력된다. 첨부도면 제4도는 선택 신호의 상태에 따라 상기한 동작과 같은 과정에 의해 얻어지는 그 분주 클럭으로 부터 7분주 클럭을 보인 파형도이다.Therefore, as described above, when the control signal CBA = 111, the output of the output terminal QD 2 of the shift register 2 is output as a clock. 4 is a waveform diagram showing seven divided clocks from the divided clocks obtained by the same process as described above according to the state of the selection signal.

상기한 바와 같이 본 발명은 멀티플렉서에 인가되는 선택 신호에 의해 입력된 클럭에 대해 2분주로 부터 7분주된 다양한 주기의 클럭 펄스를 얻을수 있게 되어 시스템에 필요한 적합한 주기의 클럭을 공급할수 있는 효과를 갖게 된다.As described above, the present invention can obtain the clock pulses of various periods divided by 2 to 7 minutes with respect to the clock input by the selection signal applied to the multiplexer. do.

Claims (1)

시스템에 클럭을 공급하는 클럭 분주 회로에 있어서, 입력 클럭이 인가되는 쉬프트 레지스터(1)의 출력단 QB1, QC1, QD1과 쉬프트 레지스터(2)의 출력단 QA2, QB2, QC1, QD2는 선택신호(C), (B), (A)가 인가되는 멀티플렉서(3)의 입력단(D1∼D7)에 각각 접속되며, 출력단 QB1은 노아게이트(NO1)에, 출력단 QC1, QD1은 노아게이트(NO2)에 출력단 QA1, QB2는 노아게이트(NO3)에 출력단 QC2, QD2는 노아게이트(NO4)에 각각 접속되고, 노아게이트(NO1∼NO4)의 출력단은 앤드게이트(AG1)를 거쳐 상기 쉬프트 레지스터(1)의 SR1단자에 접속되며, 쉬프트 레지스터(1)의 출력단 QD1은 쉬프트 레지스터(2)의 SR2의 단자에 접속되고, 상기 멀티플렉서(3)의 출력단(W)은 인버터(I1)를 거쳐 쉬프트 레지스터(1), (2)의 S11, S12단자에 접속되며, 쉬프트 레지스터(1), (2)의 SO1, SO2단자는 전원(Vcc)에 접속되고, 멀티플렉서(3)의 출력단(Y)은 클럭 출력단(CP)에 접속되어 입력 클럭을 여러 주기의 다양한 클럭으로 분주하고 선택신호에 의해 분주된 클럭을 출력하도록 구성된 것을 특징으로 하는 선택 기능을 갖는 클럭 다 분주 회로.In a clock divider circuit for supplying a clock to a system, an output terminal QB 1 , QC 1 , QD 1 of a shift register 1 to which an input clock is applied, and an output terminal QA 2 , QB 2 , QC 1 , QD of a shift register 2 are provided. 2 is connected to the input terminals D 1 to D 7 of the multiplexer 3 to which the selection signals C, B, and A are applied, respectively, and the output terminal QB 1 is connected to the noar gate NO 1 and the output terminal QC. 1, QD 1 is a NOR gate (NO 2) to the output terminals QA 1, QB 2 is an output terminal QC 2, QD 2 on NOR gate (NO 3) are connected respectively to the NOR gate (NO 4), NOR gate (NO 1 ~ NO 4 ) is connected to the SR 1 terminal of the shift register 1 via an AND gate AG 1 , and the output terminal QD 1 of the shift register 1 is connected to the terminal of SR 2 of the shift register 2. The output terminal W of the multiplexer 3 is connected to the S 11 and S 12 terminals of the shift registers 1 and 2 via an inverter I 1 , and is connected to the shift registers 1 and 2. SO 1 , SO 2 terminal is connected to the power supply (Vcc), the output terminal (Y) of the multiplexer (3) is connected to the clock output terminal (CP) to divide the input clock into various clocks of various cycles, and the clock divided by the selection signal A clock multi-dividing circuit with a selection function, configured to output.
KR1019880007389A 1988-06-18 1988-06-18 Selected clock counter KR940002111B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019880007389A KR940002111B1 (en) 1988-06-18 1988-06-18 Selected clock counter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019880007389A KR940002111B1 (en) 1988-06-18 1988-06-18 Selected clock counter

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR2019880007786 Division 1988-06-18

Publications (2)

Publication Number Publication Date
KR890017886A KR890017886A (en) 1989-12-18
KR940002111B1 true KR940002111B1 (en) 1994-03-17

Family

ID=19275329

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880007389A KR940002111B1 (en) 1988-06-18 1988-06-18 Selected clock counter

Country Status (1)

Country Link
KR (1) KR940002111B1 (en)

Also Published As

Publication number Publication date
KR890017886A (en) 1989-12-18

Similar Documents

Publication Publication Date Title
US5361290A (en) Clock generating circuit for use in single chip microcomputer
US4339722A (en) Digital frequency multiplier
KR890017866A (en) Filter circuit
JPH05191273A (en) Programmable frequency divider circuit
US6404840B1 (en) Variable frequency divider
KR940002111B1 (en) Selected clock counter
KR100239430B1 (en) Variable non-integer times dividing circuit
US5793234A (en) Pulse width modulation circuit
US20050140390A1 (en) Finite state machine circuit
KR19980067326A (en) Clock divider
JPH1198007A (en) Frequency divider
US4070664A (en) Key controlled digital system having separated display periods and key input periods
JP2580940B2 (en) Gate pulse width measurement circuit
JP3578614B2 (en) PWM signal generation circuit
JPS6121879Y2 (en)
KR920000698Y1 (en) Glich removal circuit at clock source selection
JPH0534409A (en) Test mode control signal generating circuit
JPH0514186A (en) Pulse width modulation circuit
US4164712A (en) Continuous counting system
KR0183747B1 (en) Frequency conversion method of clock pulse
KR100275684B1 (en) Digital filter
JPH07101844B2 (en) Variable frequency divider
KR890003402Y1 (en) Double width display circuit
JP2738862B2 (en) Period measurement circuit
JPH07226674A (en) Digital oscillation circuit

Legal Events

Date Code Title Description
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19961230

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee