Claims (11)
다수의 메모리블럭으로 구성된 반도체 메모리장치에 있어서, 로우어드레스를 받아 소정 메모리블럭의 워드라인을 구동시키는 수단, 컬럼어드레스를 받아 구동된 워드라인에 연결된 메모리쎌의 다수의 비트라인쌍 중의 소정의 비트라인쌍을 선택 구동시키는 수단, 및 소정의 제어신호에 따라 상기 선택된 워드라인 및 비트라인쌍에 의해 억세스되는 메모리쎌의 정보를 유지시키거나 외부로 전달시키는 수단, 및 상기 제어신호에 따라 상기 메모리쎌의 정보가 유지될 시, 상기 비트라인쌍으로 공급되는 공급되는 전압을 차단하는 수단을 특징으로 하는 반도체에 메모리 장치.A semiconductor memory device comprising a plurality of memory blocks, comprising: means for driving a word line of a predetermined memory block by receiving a low address; a predetermined bit line of a plurality of pairs of bit lines of a memory 쎌 connected to the driven word line by receiving a column address; Means for selectively driving a pair, and means for maintaining or transferring information of the memory cell accessed by the selected word line and bit line pair according to a predetermined control signal, and means for transmitting the memory cell according to the control signal. And means for cutting off the voltage supplied to said bit line pair when information is retained.
제1항에 있어서, 상기 차단수단이 휴지를 적어도 하나 구비함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the blocking means comprises at least one pause.
제2항에 있어서, 상기 휴즈가 전원전압단에 연결도고, 상기 휴즈 및 상기 비트라인쌍 사이에 채널이 형성되고 소정의 펄스를 받아 선택적으로 턴온되는 제1 및 제2모오스트랜스터를 더 구비함을 특징으로 하는 반도체 메모리 장치.3. The apparatus of claim 2, further comprising first and second morph transformers connected to a power supply voltage terminal, the channel being formed between the fuse and the pair of bit lines, and selectively turned on by receiving a predetermined pulse. A semiconductor memory device, characterized in that.
제2항에 있어서, 상기 휴즈의 일단이 펄스에 연결되고 휴즈의 타단은 전원전압단에 연결된 고저항소자에 직렬로 연결되며, 상기 휴즈와 상기 고저항소자와의 접점에 게이트가 연결되고 채널이 일단이 전원전압단에 연결된 제3 및 제3모오스트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치.The method of claim 2, wherein one end of the fuse is connected to a pulse and the other end of the fuse is connected in series to a high resistance device connected to a power supply voltage terminal, and a gate is connected to a contact point of the fuse and the high resistance device and a channel is connected. And a third and a third MOS transistor, one end of which is connected to a power supply voltage terminal.
제3항에 있어서, 상기 비트라인과 상기 휴지사이에 채널이 연결되고 게이트가 소정의 제어전압단에 연결되는 제5 및 제6모오스트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치.4. The semiconductor memory device of claim 3, further comprising fifth and sixth MOS transistors having a channel connected between the bit line and the pause and a gate connected to a predetermined control voltage terminal.
제4항에 있어서, 채널이 접지전압단과 상기 비트라인쌍의 제1 및 제2비트라인 사이에 형성되고, 게이트가 상기 제4모오스트랜지스터 및 제3모오스트랜지스터에 연결된 상기 제2 및 제1비트라인에 연결되는 제7 및 제8모오스트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치.5. The second and first bit lines of claim 4, wherein a channel is formed between the ground voltage terminal and the first and second bit lines of the pair of bit lines, and a gate is connected to the fourth MOS transistor and the third MOS transistor. And a seventh and eighth MOS transistors connected to the semiconductor memory device.
제3항 내지 제6항중 어느 한 항에 있어서, 상기 제1 및 제8모오스트랜스터가 피모오스트랜지스터임을 특징으로 하는 반도체 메모리 장치.7. The semiconductor memory device according to any one of claims 3 to 6, wherein the first and eighth MOS transistors are PMO transistors.
메모리 어레이블럭이 다수로 분할되고, 상기 분할된 메모리 블록의 중에 적어도 하나의 결함쎌을 가지고 있으며, 상기 결함쎌을 가지고 리던던시 메모리블럭을 가지고 반도체 메로리장치에 있어서, 상기 결함쎌을 리페어하는 상기 스페어쎌에 연결된 워드라인 및 비트라인쌍, 상기 비트라인쌍의 전위를 프리차아지시키기 위해 상기 비트라인쌍과 전압전압단 사이에 연결된 제1모오스트랜스터쌍을 통해 상기 비트라인쌍에 전단되는 것을 제어하는 수단을 구비함을 특징으로 하는 반도체 메모리 장치.A memory array block is divided into a plurality of blocks having at least one defect of the divided memory blocks, the defect memory having a redundancy memory block, and the spare module repairing the defect. Word line and bit line pairs coupled to the means, and means for controlling shearing of the bit line pairs through a first morphistor pair coupled between the bit line pair and the voltage voltage stage to precharge the potential of the bit line pair. A semiconductor memory device comprising the.
제8항에 있어서, 상기 제어수단이 상기 전원전압단에 연결된 휴즈로 구성되어, 상기 스페어쎌의 정보를 유지시킬 시 상기 휴즈가 상기 전원전압에 연결되는 것이 전기적으로 차단됨을 특징으로 하는 반도체 메모리 장치.9. The semiconductor memory device according to claim 8, wherein the control means comprises a fuse connected to the power supply voltage terminal, and the fuse is electrically disconnected from the fuse when the information of the spare is maintained. .
제8항에 있어서, 상기 제더수단이 상기 전원전압단에 연결된 고저항소자에 직렬로 연결되고, 상기 제어수단과 상기 고저항소자의 접점이 상기 제1모오스트랜지스터 각각의 게이트에 연결됨을 특징으로 하는 반도체 메모리 장치.The method of claim 8, wherein the zeder means is connected in series with a high resistance element connected to the power supply voltage terminal, characterized in that the contact of the control means and the high resistance element is connected to the gate of each of the first MOS transistors Semiconductor memory device.
제9항 또는 제10항에 있어서, 상기 제1모오스트랜지스터 각각에 연결된 상기 비트라인쌍의 제1 및 제2비트라인과 상기 전원전압단 사이에 채널이 형성되고 게이트가 상기 제2비트라인 및 제1비트라인 연결된 피모오스트랜지스터쌍을 더 구비함을 특징으로 하는 반도체 메모리 장치.The semiconductor device of claim 9, wherein a channel is formed between the first and second bit lines of the pair of bit lines connected to each of the first MOS transistors, and the power supply voltage terminal. And a 1-bit line connected PIO transistor pair.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.