KR930009093B1 - 데이타 처리 시스템 - Google Patents

Abstract

내용 없음.

Description

데이타 처리 시스템

제 1 도는 본 발명에 관련된 데이타 처리 시스템의 부품 블록도.

제 2 도는 타스크 세그멘트 디스크립터의 내용을 도시한 도면.

제 3 도는 확장 메모리 관리 유닛의 부분 블록도.

제 4 도는 본 발명에 관련된 상세한 논리도.

* 도면의 주요부분에 대한 부호의 설명

3 : 확장 메모리 관리 유닛(EMMU) 5 : 주 메모리

7 : 주 버스 9 : CPU

21 : 로컬 버스 인터페이스(LBI)

본 발명은 데이타 처리 시스템에 관한 것으로, 특히 대규모 메모리내에서의 대응 워드들의 존재여부를 지시하기 위한 소규모 메모리에 관한 것이다.

데이타 처리 시스템은 주 메모리에 기억되는 정보를 여러 세그멘트들로 조직화할 수 있다. 시스템이 여러개의 루틴을 내포한 프로그램을 처리할 때, 새로운 세그멘트들은 새로운 정보가 주 메모리내로 들어왔을 때 이전의 세그멘트들과 교체된다. 프로그래머는 논리 어드레스를 사용해서 상기 소프트웨어를 기입한다. 상기 오퍼레이팅 시스템은 상기 프로그램 정보를 물리적 어드레스를 사용해서 주메모리에 기억시킨다. 또한 이 오퍼레이팅 시스템에 의해 각 세그멘트에 대한 물리적 개시 어드레스를 지시하는 전환 테이블도 개발되었다. 새로운 세그멘트가 이전의 세그멘트가 이전의 세그멘트와 교체될 때, 상기 전환 테이블내의 정보가 변경되므로, 상기 오퍼레이팅 시스템은 세그멘트가 준비될 때마다 주메모리내의 세그멘트들을 통상 준비시킨다.

종래기술의 시스템들은 주메모리에 비교적 작은 수의 세그멘트들을 기억시킨다. 따라서, 상기 전환 테이블을 재기입하는데 소요되는 사이클 수는 작았다. 그러나, 새로운 데이타 처리 시스템들이 개발됨에 따라, 주 메모리에 기입된 세그멘트는 전환 테이블을 재기입하는데 필요한 사이클 수 증가와 더불어 늘어났다.

캐쉬 메모리들을 사용하는 데이타 처리 시스템들은 개쉬 메모리들을 재기록하기 위해서는 많은 메모리 사이클수를 필요하는 문제점을 안고 있다. 이러한 시스템은 어드레스된 위치에서의 유효정보의 존재 유무를 지시하기 위해 유효 비트를 사용한다. 그러나, 이러한 시스템들은 어드레스된 캐쉬 메모리내의 각 위치에 대한 유효 비트를 기억하고 있다. 이러한 정보는 유효 비트를 삭제하는 것에 의해 상기 캐쉬 메모리로부터 삭제된다. 상기 시스템은 상기 캐쉬 메모리로부터 한 개의 정보 블록 또는 여러개의 정보 블록을 삭제하는데 유용한 시스템이다.

따라서, 본 발명의 제 1 목적은 개선된 데이타 처리 시스템을 제공하는 것이다.

본 발명의 제 2 목적은 개선된 메모리 관리 유닛을 가진 데이타 처리 시스템을 제공하는 것이다.

본 발명의 제 3 목적은 타스크 세스멘트 디스크립터 전환테이블을 갱신시킬 수 있는 개선된 수단을 가진 메모리 관리 유닛을 제공하는 것이다.

본 발명의 제 4 목적은 적은 수의 사이클을 사용해서 타스크 세그멘트 디스크립터 전환 테이블을 클리어시킬 수 있는 수단을 제공하는 것이다.

본 발명의 제 5 목적은 소규모 메모리를 사용하여 전환테이블을 기입하고 갱신시킬 수 있는 개선된 수단을 제공하는 것이다.

주 메모리는 정보를 세그멘트로 조직화해서 기억한다. 상기 각 세그멘트는 여러개의 블록들로 구성된다. 주메모리내의 정보가 물리적 어드레스를 이용해서 기억되기 때문에 상기 소프트웨어는 논리 어드레스를 사용해서 기입되어진다.

확장 메모리 관리 유닛(EMMU)은 주 메모리의 각 세그멘트에 대한 타스크세그멘트 디스크립터를 기억할 수 있는 128워드×32비트 세그멘트디스크립터 랜덤 액세스 메모리를 포함한다. 상기 타스크립터는 베이스 어드레스와 주메모리내의 여러 블록들을 포함한다.

상기 EMMU도 각각의 타스크 세그멘트 워드 위치에 대한 대응 비트 위치를 갖는 16워드×8비트 RAM을 갖는다. 타스크 세그멘트디스크립터 워드 위치가 어드레스될 때마다, 상기 대응 비트는 판독되어 검사되어진다.

2진수 "1"의 프레젠트 비트는 타스크 세그멘트 디스크립터가 RAM에 존재하는 경우를 지시한다. 2진수 "0"의 프레젠트비트는 타스크 세그멘트 디스크립터가 RAM에 존재하지 않는 경우를 지시한다. 상기 어드레스된 세그멘트 디스크립터가 상기 RAM내에 존재하지 않으면, MMURDE신호는 세그멘트 디스크립터가 주메모리로부터 폐치되게끔 한다. 요구된 타스크세그멘트 디스크립터는 LBI를 거쳐 EMMU로 전송되고, 대응 프레젠트 비트는 그것의 타스크 세그멘트 디스크립터가 그 RAM 워드 위치에 존재하는 것을 나타내는 2진수 "1"로 설정된다.

128워드 RAM은 16워드 RAM의 모든 비트들의 2진수 "0"로 설정될 때 클리어된다. 따라서 128워드 타스크 세그멘트 디스크립터들을 클리어하는데 단지 16사이클만이 필요하면, 프레젠트 비트 RAM을 클리어하는데는 상기 사이클수만이 필요하다.

상기 RAM내의 단일 비트는 레지스터와 네가티브 OR논리장치를 통해 8-비트 워드를 리사이클링 하는 것에 의해 갱신된다. 갱신될 비트를 나타내는 디코더 출력은 네가티브 OR논리 장치에 선택된 신호를 전송하고서, 리사이클된 7신호들과 갱신된 선택신호들을 프레젠트 비트 RAM에 공급해서 상기 신호가 공급된 워드위치에 다시 기입되도록 한다. 타스크 세그멘트 디스크립터 RAM이 어드레스될 때마다, 대응 비트가 멀티플렉서에 의해 선택되고, 상기 타스크세그멘트 디스크립터가 RAM에 존재하지 않은 경우 MMURDE 신호를 발생하도록 플립플롭을 세트시킨다.

제 1 도는 데이타 처리 시스템(1)의 블록도를 도시한 것으로, 상기 데이타 처리 시스템(1)은 중앙 처리 장치(CPU)(9), 로컬 버스 인터페이스(LBI)(21) 및, 상기 LBI(21)를 거쳐 연결되는 주메모리(5)를 포함한다. 상기 LBI(21)와 주 메모리(5)는 주 버스(7)에 결합된다. 확장 메모리 관리 유닛(EMMU)(3)은 논리 어드레스 버스(10)와 물리적 어드레스 버스(11)에 의해 LBI(21)에 결합된다.

상기 CPU(9)는 데이타 버스, 논리 어드레스 버스 및 제어신호들 포함하는 버스(23)를 통해 LBI(21)에 결합된다. 상기 EMMU(3)는 여러개의 제어 신호들뿐만 아니라 버스(10)에 실린 논리 어드레스신호 및 데이타 신호들을 수신하고, 물리적 어드레스 신호들 및 여러개의 제어 신호들을 발생시킨다. 상기 EMMU(3)는 주로 논리-물리적 어드레스 변환기로서 작동한다. 상기 CPU(9)는 주 메모리(5)로부터 LBI(21)을 거쳐 프로그램 정보를 수신한다. 상기 프로그램 정보는 논리 주메모리의 논리 어드레스들을 포함한다. 상기 주메모리의 논리 어드레스는 실제의 주메모리 어드레스라기 보다는 프로그래머가 명령에 할당한 어드레스라 할 수 있다. 오퍼레이팅 시스템은 물리적 어드레스를 사용해서 상기 프로그램을 메모리내의 특정 세그멘트에 할당한다. 상기 EMMU(3)는 상기 세그멘트에 기억된 제 1 워드에 대한 물리적 어드레스라 할 수 있는 베이스 어드레스를 포함하는 타스크 세그멘트 디스크립터들을 기억한다. 상기 세그멘트는 최대한 256블록들로 구성되고, 상기 각 블록은 256워드들을 갖는다. 주 메모리(5)는 126타스크 세그멘트들로 구성될 수도 있고, 각 세그멘트에 대한 제 1 워드는 EMMU(3)에 기억된 타스크세그멘트 타스크립터에 의해 식별된다.

정상 동작중, 상기 CPU(9)는 논리어드레스와 필요한 제어신호들을 버스(23)를 거쳐 상기 LBI(21)에 전송하고, 상기 LBI(21)는 버스(10)를 거쳐 상기 신호들을 EMMU(3)에 전송한다. 상기 EMMU(3)는 상기 타스크 세그멘트 디스크립터를 송신해서 LBI(21)로 다시 전송되는 물리적 어드레스를 생성한다. 상기 물리적 어드레스는 상기 세그멘트의 베이스 어드레스가 된다. 상기 CPU(9)는 상기 세그멘트내의 특정 워드를 식별하기 위해 EMMU(3)에서 상기 베이스어드레스에 가산될 오프셋을 발생시킬 수도 있다. 이 논리는 본 발명의 일부분이 아니므로 도면에서 그 도시를 생략하였다.

제 2 도는 타스크세그멘트 디스크립터의 내용을 도시한 것으로, 상기 디스크립터는 유효 비트(v), 15비트의 베이스 어드레스, 2비트의 실행 보호 필드(EP), 1비트의 링크 필드 및 9비트의 크기 필드를 포함한다. 상기 유효 비트는 타스크 세그멘트 디스크립터의 유효 여부를 지시한다. 상기 RP, WP 및 EP필드들은 상기 세그멘트의 보호 레벨을 지시한다. 상기 링크비트는 어드레스된 타스크세그멘트 디스크립터와 다른 타스크세그멘트 디스크립터를 결합시키는데 사용되는 비트이다. 상기 크기 필드는 어드레스된 주 메모리 5세그멘트내의 블록 수를 나타낸다.

제 3 도는 "프레젠트 비트"동작중에 사용되는 EMMU(3)내의 여러 논리 블록들이 도시되어 있다.

세그멘트 디스크립터 랜덤 액세스 메모리(RAM)(2)내에 기억된 128×32비트 타스크세그멘트 디스크립터는 버스(10)에 실린 32개의 데이타 신호들 DATA(00-31)과 버스(10)에 실린 7개의 논리 어드레스 신호들 ADRS0 내지 ADRS6에 의해 어드레스된다. 타스크세그멘트 디스크립터로부터 생성된 물리적 어드레스는 23개의 신호들 SEGD(00-22)로서 버스(11)에 실려 전송된다.

프레젠트 비트 RAM(4)은 8비트에 대한 16어드레스 위치들을 포함한다. 각 프레젠트 비트는 RAM(2)내의 어드레스위치로 식별된다. RAM(2)는 128어드레스 위치들을 가지며, RAM(4)은 16×8비트 즉 128프레젠트 비트들을 기억한다.

RAM(4)의 비트 위치에 기억된 2진수 "1"비트는 타스크 세그멘트 디스크립터가 RAM(2)의 대응 위치에 존재하는 것을 지시한다. RAM(4)의 비트 위치에 기억된 2진수 "0"비트는 타스크세그멘트 디스크립터가 RAM(2)의 대응 위치에 존재하지 않는 것을 지시한다.

8 내지 1프레젠트 비트 선택기(8)은 RAM(4)으로부터 8비트 워드를 수신하고, RAM(2)의 어드레스 위치에 결합된 프레젠트 비트를 선택한다. 어드레스 버스(10)에 실린 7개의 어드레스 신호들 ADRS0 내지 ADRS6은 RAM(2)에 대한 128개의 어드레스 위치중 하나를 선택한다. 상기 어드레스 버스(10)에 실린 4개의 어드레스 신호들 ADRS0 내지 ADRS3은 RAM(4)에 대한 16개의 어드레스 위치들중 하나를 선택한다. 상기 어드레스 버스(10)에 실린 3개의 어드레스 신호들 ARDS4 내지 ADRS6은 선택기(8)에 공급되어 신호 PRESNT를 생성하도록 8개의 프레젠트 비트들중 하나를 선택한다.

세트 1 및 리사이클 7 또는 모두 클리어 논리장치(6)는 RAM(4)의 갱신 동작을 제어한다. 상기 논리장치(6)는 RAM(4)의 단일 비트 위치를 재기입할 수도 있는 또 신호 SETPRB가 모두 클리어된 경우 RAM(4)의 모든 위치를 클리어시킬 수도 있다.

RAM(4)을 클리어시키는데는 16개의 메모리 사이클이 필요하다. 이것은 RAM(2)의 128개의 모든 위치들이 타스크 세그멘트 디스크립터를 갖고 있지 않다는 것을 의미한다. 만약 RAM(4)이 갖고 있지 않다면, RAM(2)을 클리어하는데는 128개의 메모리 사이클이 필요하다.

따라서, 본 발명은 소프트 웨어가 서로 다른 동작 레벨로 별개의 일을 호출할 때마다 128-16 사이클 즉, 112개의 메모리 사이클을 절약한다. CPU(9)는 한번에 한 레벨씩 동작하는 64개의 동작 레벨을 갖는다. 상기 CPU(9)는 레벨간의 스위칭을 일정하게 하므로, RAM(4)의 갱신 동작이 일정하게 요구된다.

8개의 신호들 PDOT0 내지 PDOT7이 선택기(8)와 논리장치(6)에 공급된다. 선택기(8)는 어드레스된 프레젠트 비트를 선택하고, 논리장치(6)는 새로운 프레젠트비트를 기입하고 나머지 7개의 프레젠트 비트들도 재기입하여, 8개의 신호들 PDIN0 내지 PDIN7을 통해 RAM(4)에 공급된다.

RAM들(2, 4)에 공급된 기록 신호 WPRSNT는 기입 동작을 가능하게 한다.

제 4 도는 클리어 모드와 검출, 세트 및 리사이클 모드시에 동작하는 논리장치들을 도시한 것이다.

상기 클리어 모드는 모드 레지스터(12)로부터의 신호 SPRSNT가 2진수 "0"이고 플립플롭(14)으로부터의 출력 신호 MMURDE가 2진수 0일 때 개시된다. 2진 "0"인 신호들 SPRSNT와 MMURDE는 NOR게이트(18)의 입력단자에 공급된다. 2진수 "0"인 출력신호 SETPRB는 검출기(6-2) 및 레지스터(6-20)를 디스에이블한다. 모드 레지스터(12)는 CPU(9)에 의해 로드된다.

2진수 "1"이고 상기 디코더(6-2)로부터 출력된 8출력 신호들 PSET0 내지 PSET7과, 2진수 "1"이고 상기 레지스터(6-20)로부터 출력된 8출력 신호들 PBRC0 내지 PBRC7은 8개의 네가티브 OR게이트들(6-4 내지 6-18)의 각 입력단자에 공급된다. 2진수 "0"인 각 출력 신호들 PDIN0내지 PDIN7은 RAM(4)의 입력단자에 공급된다. 2진수 "0"인 기입신호 WPRSNT는 어드레스 신호들 ADRS0 내지 ADRS3을 어드레스하는 동작과 마찬가지로 RMA(4)으로 하여금 16개의 논리 상태를 0000 내지 1111로 동작하게 하고, RAM(4)내의 16개의 모든 위치에 0프레젠트 비트들을 기록하게 하므로써, 클리어 모드 동작을 완료한다.

검출, 세트 및 리사이클 모드시에는 신호 SPRSNT 또는 신호 MMURDE중 한 신호가 논리 "1"이 된다. 이로 인해 NOR게이트(18)는 논리 "0"값을 갖는 신호들 SETPRB을 출력하지 않을 수 없다. 리사이클 모드시에는, 7개의 프레젠트 비트들이 리사이클되고 선택된 비트는 RAM(4)에 논리 "1"값으로 다시 기억된다. 타스크 세그멘트 디스크립터가 RAM(2)내의 어드레스된 위치에 기록될 때와 동일한 메모리 사이클에서 상기 프레젠트 비트는 논리 "1"로 세트된다. RAM(4)에 공급된 어드레스 신호들 ADRS0 내지 ADRS3은 16어드레스 위치들중 한 위치를 선택한다. 상기 8프레젠트 비트들은 레지스터(6-20)에 공급되는 신호들 PDOT0 내지 PDOT7로서 나타나고, 클록 신호 CAST

RT가 상승할 때 기억된다. 상기 레지스터(6-20)의 출력신호들 PBRC0 내지 PBRC7은 네가티브 OR게이트들(6-4 내지 6-18)의 각 입력단자에 공급된다.

그러나, 상기 모드에서 디코더(6-2)는 인에이블되고, 어드레스신호들 ADR4 내지 ADR6은 출력신호를 선택한다. 상기 출력신호는 논리 "0"이다. 8비트 워드의 "0"비트가 디코더(6-2)에 의해 선택되었다고 가정하면, 신호 PSET0는 논리 "0"가 되고, 신호들 PSET1 내지 PSET7은 논리 "1"이 된다. 따라서, 네가티브 OR게이트(6-4)의 출력 신호 RDIN0은 논리 "1"이 되고, 출력 신호들 PDIN 1 내지 PDIN7은 사이클이 시작될 때 RAM(4)에 기억된 프레젠트 비트들의 상태를 반영한다. 즉, 프레젠트 비트가 논리 "0"이면, 신호 RDOT1은 논리 "1"이 되고 신호 PBRC1은 논리 "1"이 되고 신호 RDIN1은 어드레스된 8비트 워드의 "1"비트 위치에 기입된 논리 "0"이 된다. 이것은 타스크 세그멘트 디스크립터가 RAM(2)내의 대응 위치에 기입되는 것을 나타낸다.

검출 동작중에는, 상기 RAM(4)에 기억된 2진수 "1"은 현재의 타스크 세그멘트 디스크립터가 RAM(2)에 존재하는 것을 나타낸다. 전체의 프레젠트 8비트 워드는 멀티플렉서(MUX)(8)의 입력단자들에 공급된다. 어드레스 신호들 ADR4 내지 ADR6은 2진수 0신호를 선택하고(RAM4는 반전된 출력신호 갖는다), 논리 "1"인 신호 PRESNT를 생성한다. 플립플롭(14)은 CPU(9)에서 LBI(21)를 거쳐 입력되는 클록신호 MISCLK가 상승할 때 세트되지 않으므로, 네가티브 AND게이트(16)로부터의 출력 신호 MMUMIS는 논리 "0"이 된다. 따라서, 플립플롭(14)의 출력신호 MMURDE는 논리 "0"이 된다.

만약 RAM(14)내의 프레젠트 비트가 대응 타스크 세그멘트 디스크립터의 무존재를 지시한 논리 "0"이면, MUX(8)는 논리 "0"인 신호 RPESNT를 발생한다. 이로인해, 네가티브 AND게이트(16)는 논리 "0"인 신호 MMUMIS를 출력하게 되어, 클록신호 MISCLK의 상승시 플립플롭(14)은 세트되어서 논리 "1"인 출력신호 MMURDE를 출력하게 된다. 버스(11)를 거쳐 LBI(21)에 공급된 신호 MMURDE는 시스템의 실속(失速)을 야기시키고, 요구된 타스크 세그멘트 디스크립터는 RAM(2)에서 판독될 수 있다. 신호 MMURDE가 논리 "1" 값을 갖기 때문에 레지스터(6-20)와 디코더(6-2)는 인에이블된다. 이 결과, 타스크 세그멘트 디스크립터가 전술한 바와 같은 리사이클 동작중에 RAM(2)에 기입되는 위치와 대응하는 RAM(4)의 위치에 2진수 "1"인 프레젠트 비트가 기입되게 된다.

신호 SPRSNT는 새로운 세그멘트 디스크립터들이 RAM(2)내의 대응 위치에 기입될 때 RAM(4)의 갱신여부를 진단하는데 사용된다.

신호 MMURDE는 RAM(2)에 기억된 타스크세그멘트 디스크립터가 존재하지 않을 때 갱신 동작을 개시시킨다. 신호 WPRSNT는 데이타 신호들 DATA(00-31)에 의해 수신된 타스크 세그멘트 디스크립터가 RAM(2)에 기입될 때마다 혹은 클리어 모드시에 RAM(4)워드 동작을 개시시킬 때마다 RAM(2) 및 RAM(4)의 기입동작을 하게한다.

클록 신호 MISCLK는 타스크 세그멘트 디스크립터가 RAM(2)에 기입되는지 혹은 RAM(2)으로부터 판독되는 전 사이클동안 LBI(21)에 의해 발생되는 신호이다. 신호 RDREST는 새로운 타스크 디스크립터가 LBI(2)에 의해 데이타 버스(10)에 실려 RAM(2)에 전송된 후 플립플롭(14)을 리세트시키는 신호이다.

본 발명이 양호한 실시예로서 기술되었지만, 본 기술분야에 숙련된자에 의해 본 발명의 의의 및 범주를 벗어나지 않는 한도내에서 그 형태의 어떤 변경이 가해질 수도 있다는 것을 알 수 있다.

Claims (9)

1. 논리 어드레스-물리적 어드레스 전환 장치를 포함하는 데이타 처리 시스템에 있어서, 상기 장치는 세그멘트로 구성된 정보를 물리적 어드레스를 이용해서 기억하는 주메모리 수단과, 상기 정보를 판독, 기입할 수 있도록 물리적 어드레스들을 상기 주 메모리 수단에 전송하게끔 상기 주메모리 수단에 결합되고, 상기 물리적 어드레스 각각에 대응하는 논리 어드레스를 생성하는 중앙 처리 장치 및, 상기 중앙 처리 장치에 결합되고, 상기 주메모리 수단에 전송하기 위한 물리적 어드레스를 나타내는 세그멘트 디스크립터들을 기억하는 제 1 메모리 수단을 포함하고, 상기 대응세그멘트 디스크립터들이 상기 제 1 메모리 수단내에 존재하는지를 나타내는 제 2 메모리 수단도 아울러 포함하는 메모리 관리 유닛을 구비하는 것을 특징으로 하는 데이타 처리 시스템.
2. 제 1 항에 있어서, 상기 메모리 관리 유닛은 상기 제 1 메모리 수단을 구비하는데, 상기 제 1 메모리 수단은 로컬 어드레스들(제 1 부분과 제 2 부분으로 구성됨)에 의해 결정된 위치에 상기 각 세그멘트의 제 1 워드 위치를 묘사하는 대응 세그멘트 디스크립터들을 기억하기 위한 m위치들을 가지며, 상기 제 1 메모리 수단에 결합된 제 2 메모리 수단도 구비하는데, 상기 제 2 메모리 수단은, n위치들에 기억된 m비트들을 가지며, 상기 각각의 m비트는 상기 제 1 메모리 수단내의 m위치들중 한 위치와 일치하고, 상기 m비트들중 한 비트의 제 1 상태는 상기 대응 세그멘트 디스크립터가 상기 제 1 메모리 수단내에 존재하는 것을 나타내고, 상기 m비트들중 한 비트의 제 2 상태는 상기 대응 세그멘트 디스크립터가 상기 제 1 메모리 수단내에 존재하지 않는 것을 나타내고, 상기 제 2 메모리 수단은 상기 논리 어드레스들중 한 어드레스의 제 1 부분에 응답해서 상기 m비트들중 한 비트를 나타내는 제 1의 m비트 신호와 선택된 위치의 나머지 비트들의 상태를 나타내는 m/n 제 1 비트 신호들을 생성하는 것을 특징으로 하는 데이타 처리 시스템.
3. 제 2 항에 있어서, 상기 메모리 관리 유닛은 상기 로컬 어드레스의 제 2 부분에 응답해서, 제 1 상태를 갖는 제 1의 m비트 신호를 선택하여 상기 대응 세그멘트 디스크립터가 상기 제 1 메모리 수단에 존재하는 것을 나타내는 제 1 상태의 프레젠트 신호를 생성하고, 제 2 상태를 갖는 제 1의 m비트 신호를 선택하여 상기 대응 세그멘트 제 1 상태의 프레젠트 신호를 생성하고, 제 2 상태를 갖는 제 1의 m비트 신호를 선택하여 상기 대응 세그멘트 디스크립터가 상기 제 1 메모리 수단에 존재하지 않는 것을 나타내는 제 2 상태의 프레젠트신호를 생성하도록 상기 제 1 및 제 2 메모리 수단에 결합된 멀티플렉서 수단을 아울러 구비하는 것을 특징으로 하는 데이타 처리 시스템.
4. 제 3 항에 있어서, 상기 메모리 관리 유닛은 상기 제 2 상태의 상기 프레젠트 신호에 응답해서, 상기 대응 세그멘트 디스크립터가 상기 제 1 메모리 수단내에 기억되지 않았음을 지시하는 제 1 신호를 발생하도록 상기 멀티플렉서에 결합되고, 상기 중앙처리장치로 하여금 상기 제 1 신호에 응답해서 상기 대응 세그멘트 디스크립터를 상기 제 1 메모리 수단내의 상기 논리 어드레스 위치에 기입하게 하는 제 1 레지스터 수단을 아울러 구비하는 것을 특징으로 하는 데이타 처리 시스템.
5. 제 4 항에 있어서, 상기 메모리 관리 유닛은 상기 제 1 신호에 응답해서, 제 1의 m비트신호와 상기 m/n마이너스 제 1 비트신호들을 기억하고, 제 2의 m비트신호와 m/n마이너스 제 2 비트 신호들을 각기 발생시키게끔 상기 제 1 레지스터 수단에 결합된 제 2 레지스터 수단과, 상기 논리 어드레스들중 한 어드레스의 제 2 부분과 상기 제 1 신호에 응답해서, 상기 제 2의 m비트 신호에 대응하는 제 2 상태의 위치 신호와 상기 m/n마이너스 제 2 비트 신호에 대응하는 제 1 상태의 m/n마이너스 위치 신호를 생성하게끔 상기 제 1 레지스터 수단에 결합된 디코더 수단과, 상기 디코더 수단, 상기 제 2 레지스터 수단 및 상기 제 2 메모리 수단에 결합된 게이팅 수단을 아울러 구비하는데, 상기 게이팅 수단은 제 2 상태의 제 2의 m비트 신호와 제 2 상태의 위치신호에 응답해서 제 1 상태의 제 3의 m비트 신호를 생성하고, 상기 m/n마이너스 위치 신호 즉 제 1 상태의 상기 m/n마이너스 제 2 비트 신호에 응답해서 m/n 마이너스 제 3 비트 신호를 생성하고, 상기 제 2 메모리 수단은 상기 제 1 상태의 제 3의 m비트 신호에 응답해서 상기 제 1 상태의 m비트를 기입하고, 상기 m/n마이너스 제 3 비트 신호에 응답해서 선택된 위치의 나머지 비트들을 원래의 상태로 재기입하는 것을 특징으로 하는 데이타 처리 시스템.
6. 제 5 항에 있어서, m은 128이고, n은 16이며, m/n은 8인 것을 특징으로 하는 데이타 처리 시스템.
7. 정보를 미리 설정된 워드 위치수를 내포하는 세그멘트 단위로 기억하는 주 메모리와, 상기 세그멘트의 m개까지 해당하는 제 1 워드에 대한 물리적 어드레스를 내포한 세그멘트 디스크립터를 각각의 대응 논리 어드레스 위치에 기억시키기 위한 제 1 메모리를 갖는 메모리 관리 유닛을 포함하고, 상기 메모리 관리 유닛이 상기 제 1 메모리를 클리어 시키기 위한 수단을 갖는 데이타 처리 시스템에 있어서, 상기 클리어 수단은, 클리어 신호와 n개의 연속 논리 어드레스를 생성하기 위한 중앙 처리 장치, 상기 중앙 처리 장치에 결합되어 상기 클리어 신호에 응답해서 제 1 상태의 m/n 제 1 신호들을 생성하는 레지스터수단, 상기 중앙 처리 장치에 결합되어 상기 클리어 신호와 n개의 연속 논리 어드레스의 제 2 부분에 응답해서 제 1 상태의 m/n 제 2 신호를 생성하는 디코더 수단, 상기 제 1 상태의 m/n 제 1 및 제 2 신호들에 결합되어 제 2 상태의 m/n 제 3 신호를 생성하는 게이트 수단, 상기 중앙 처리 장치와 게이팅 수단에 결합되어 n개의 연속 논리 어드레스의 제 1 부분과 상기 m/n 제 3 신호들에 응답해서 상기 제 2 메모리 수단의 각 비트 위치에 제 2 상태의 m비트들을 기입하므로써, 상기 제 1 메모리의 논리 어드레스 위치에 기억된 세그멘트 디스크립터가 존재하지 않음을 나타내는 제 2 메모리 수단을 구비하는 것을 특징으로 하는 데이타 처리 시스템.
8. 제 7 항에 있어서, m은 128 이고, n은 16이며, m/n은 8인 것을 특징으로 하는 데이타 처리 시스템.
9. 데이타 처리장치(9)와 메모리(5)를 구비하는 형태의 시스템에 사용하기 위해 테이블의 m어드레스 지정 가능 위치의 각각에서 세그멘트 디스크립터를 홀드하는데, 여기서 데이타 처리 장치는 메모리내의 한 위치로 액세스를 요구할 때 대응 논리 어드레스에 의해 액세스되는 메모리 위치의 물리적 어드레스를 포함하는 대응 세그멘트 디스크립터를 얻도록 테이블에 논리 어드레스(ADRS 0-6)를 제공하는 테이블(2)의 충족 상태를 효율적으로 갱신 및 지시하기 위한 장치에 있어서, 테이블의 대응 위치가 세그멘트 디스크립터를 홀드하는지를 나타내는 각 비트의 이진 상태 즉, 각 행이 m/n비트를 홀드하는 n어드레스 지정 가능 행들로 구성된 m비트를 홀드하기 위한 어드레스 지정 가능 기억 장치(4)와 ; 대응 세그멘트 디스크립터가 즉시 사용을 위해 테이블내에 존재하는지, 또는 테이블에 없음으로해서 메모리로부터 얻기를 요구하는지를 결정하기 위해 대응 비트를 얻도록 상기 기억 장치에 상기 논리 어드레스를 제공하기 위한 제 1 회로(10)와 ; 테이블이 공백임을 나타내도록 상기 기억 장치에 일련의 n논리 어드레스를 연결함으로써, 모든 m비트를 선정된 이진 상태로 세트하기 위해 상기 기억 장치에 결합된 제 2 회로(10,18,6-2 내지 6-18)을 구비하는 것을 특징으로 하는 테이블 상태 갱신 및 지시 장치.

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