KR930008087Y1 - Trans conductance amplifier - Google Patents

Trans conductance amplifier Download PDF

Info

Publication number
KR930008087Y1
KR930008087Y1 KR2019910004308U KR910004308U KR930008087Y1 KR 930008087 Y1 KR930008087 Y1 KR 930008087Y1 KR 2019910004308 U KR2019910004308 U KR 2019910004308U KR 910004308 U KR910004308 U KR 910004308U KR 930008087 Y1 KR930008087 Y1 KR 930008087Y1
Authority
KR
South Korea
Prior art keywords
transistors
current
mos
drain
vin
Prior art date
Application number
KR2019910004308U
Other languages
Korean (ko)
Other versions
KR920018738U (en
Inventor
김청월
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019910004308U priority Critical patent/KR930008087Y1/en
Priority to JP1992017773U priority patent/JP2594541Y2/en
Publication of KR920018738U publication Critical patent/KR920018738U/en
Application granted granted Critical
Publication of KR930008087Y1 publication Critical patent/KR930008087Y1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
    • H03F3/45282—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Networks Using Active Elements (AREA)

Abstract

내용 없음.No content.

Description

트랜스 콘덕턴스 증폭기Transconductance amplifier

제 1 도는 일반적인 트랜스 콘덕턴스 증폭기의 기본 원리도.1 is a basic principle diagram of a typical transconductance amplifier.

제 2 도는 종래 트랜스 콘덕턴스 증폭기의 회로도.2 is a circuit diagram of a conventional transconductance amplifier.

제 3 도는 종래 트랜스 콘덕턴스 증폭기의 다른 실시예를 보인 회로도.3 is a circuit diagram showing another embodiment of a conventional transconductance amplifier.

제 4 도는 본 고안에 따른 트랜스 콘덕턴스 증폭기의 회로도.4 is a circuit diagram of a transconductance amplifier according to the present invention.

제 5 도는 본 고안에 따른 트랜스 콘덕턴스 증폭기의 다른 실시예를 보인 회로도.5 is a circuit diagram showing another embodiment of a transconductance amplifier according to the present invention.

제 6 도는 본 고안에 따른 트랜스 콘덕턴스 증폭기의 또 다른 실시예를 보인 회로도.6 is a circuit diagram showing another embodiment of a transconductance amplifier according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 액티브 로드 M1∼M6 : 모스트랜지스터1: Active loads M1 to M6: Most transistors

Q1∼Q4 : 기생 바이폴라 트랜지스터 Iss : 전류원Q1 to Q4: Parasitic bipolar transistors Iss: Current source

본 고안은 전압을 전류로 변환하는 트랜스 콘덕턴스(trans-conductance) 증폭기에 관한 것으로, 특히 씨모스 공정상에 존재하는 기생 바이폴라 트랜지스터를 이용하여 증폭시를 설계함으로써, 회로의 소자수를 줄이고 전기적 특성을 개선할 수 있도록 한 트랜스 콘덕턴스 증폭기에 관한 것이다.The present invention relates to a trans-conductance amplifier for converting voltage into current, and in particular, by designing amplification time using parasitic bipolar transistors present in CMOS process, the number of elements in the circuit is reduced and electrical characteristics It relates to a transconductance amplifier that can improve the

종래의 트랜스 콘덕턴스 증폭기를 첨부된 도면을 참조해 설명하면 다음과 같다.A conventional transconductance amplifier is described with reference to the accompanying drawings as follows.

제 1 도는 일반적인 트랜스 콘덕턴스 증폭기의 기본 동작 원리도로서, 이에 도시된 바와같이 입력신호(Vin+, Vin-)가 모스트랜지스터(M1),(M2)의 게이트에 각기 인가되고, 모스트랜지스터(M1), (M2)의 게이트에 인가되는 신호에 따른 바이어스(VB), (VB)가 모스트랜지스터(M2), (M1)의 소오스측에 각기 인가되게 구성된다.FIG. 1 is a basic operation principle diagram of a general transconductance amplifier. As shown therein, the input signals Vin + and Vin − are applied to the gates of the MOS transistors M1 and M2, respectively, and the MOS transistor M1. ), are configured to be respectively applied to the source side of the bias (V B), (V B), a MOS transistor (M2), (M1) corresponding to the signal applied to the gate of the (M2).

이와같은 트랜스 콘덕턴스 증폭기의 기본동작 원리를 설명하면, 모스트랜지스터(M1), (M2)의 드레인 전류를 (ID1), (ID2라고 하면 ID1=K1(VB+Vin-VT)2ID2=K2(VB+Vin-VT)2로 주어진다.When explaining the basic principle of the transconductance amplifier, the drain current of the MOS transistors (M1), (M2) is (I D1 ), (I D2 ) I D1 = K 1 (V B + Vin-V T ) 2 I D2 = K 2 (V B + Vin-V T ) 2 .

여기서 K1, K2는 모스트랜지스터(M1), (M2)의 트랜스콘덕턴스 상수를 각각 나타내고, VT)는 문턱전압을 나타낸다. Here, K 1 and K 2 represent the transconductance constants of the MOS transistors M1 and M2, respectively, and V T ) represents the threshold voltage.

모스트랜지스터(M1), (M2)가 동일하면 K1=K2=K로 주어지고, ID1-ID2=K1(VD-VT·Vin으로 주어지면 트랜스 콘덕턴스 증폭기의 기본 블럭으로 사용할 수 있다.MOS transistor (M1), (M2) when the same is given by K1 = K2 = K, I D1 -I D2 = K 1 (V D -V T · can be used as the basis of the block is given by Vin trans-conductance amplifier have.

제 2 도는 종래의 트랜스 콘덕턴스 증폭기 일예를 보인 회로도로서, 이에 도시된 바와같이 입력신호(Vin+, Vin-)가 모스트랜지스터(M1),(M2)의 게이트에 인가되고, 그 모스트랜지스터(M1), (M2)의 드레인이 능동부하(active lode)(1)측에 연결되어 모스트랜지스터(M2)의 드레인 측에서 전류(Iout)를 출력하는 기본구성이 되고, 상기 입력신호(Vin+, Vin-)가 게이트에 인가받는 모스트랜지스터(M3),(M4)의 소오스측을 전류원(Iss), (Iss)에 각기 연결함과 아울러 상기 모스트랜지스터(M2), (M1)의 소오스측에 각기 연결하여 바이어스를 맞추도록 구성되어 있다.2 is a circuit diagram illustrating an example of a conventional transconductance amplifier, in which an input signal Vin + , Vin − is applied to the gates of the MOS transistors M1 and M2, and the MOS transistor M1. ), And the drains of M2 are connected to the active lode 1 side to output a current Iout at the drain side of the MOS transistor M2, and the input signals Vin + and Vin -) are applied to receive MOS transistor (M3), a source side of (M4) current source (Iss), (Iss) each connected also with the addition respectively connected to the source side of the MOS transistor (M2), (M1) to the gate To adjust the bias.

또한, 제 3 도는 종래의 트랜스 콘덕턴스 증폭기 다른 실시예를 보인 회로도로서, 입력신호(Vin+, Vin-)가 모스트랜지스터(M1),(M2)의 게이트에 인가되고, 그 입력신호(Vin+, Vin-)를 게이트에 인가받는 모스트랜지스터(M3),(M4)의 소오스측에 전류원(Iss), (Iss)을 각기 연결함과 아울러 상기 모스트랜지스터(M2), (M1)의 소오스측에 각기 연결하여 바이어스를 공급하도록 함에 있어서, 상기 모스트랜지스터(M3), (M4)의 드레인측에 각기 모스트랜지스터(M6), (M7)의 게이트 및 드레인을 공통 접속하여 전류원 작용을 하게 하며, 그 전류원 모스트랜지스터(M6), (M7)의 게이트를 각기 모스트랜지스터(M5), (M8)의 게이트에 연결하여 전류미러를 구성하고, 그 모스트랜지스터(M5), (M8)의 드레인을 각기 모스트랜지스터(M9), (M12)의 게이트 및 드레인에 공통 접속함과 아울러 모스트랜지스터(M10), (M11)의 게이트에 공통 접속하며, 그 모스트랜지스터(M10), (M11)의 드레인을 상기 모스트랜지스터(M2), (M1)의 소오스측에 각기 접속하여 바이어스를 맞추어 주도록 하고, 상기 모스트랜지스터(M7), (M9)의 게이트를 모스트랜지스터(M13), (M14)의 게이트에 각기 연결한 후 그 모스트랜지스터(M13) 의 드레인과 모스트랜지스터(M14)의 드레인을 공통 접속하여 그 접속점을 통해 전류(Iout)를 출력하게 구성되고 있다. 이와같이 기본원리에서 증폭작용의 모스트랜지스터(M1), (M2)의 게이트와 소오스 사이에 인가되는 바이어스 전압원(VB), (VB)을 구현시키는데 어려움이 있는데, 이를 해결하기 위해서 제 2 도에서는 모스트랜지스터(M3), (M4)의 크기를 크게하고, 전류원(Iss)의 값을 크게하였으며, 제 3 도에서는 전압원역할을 하는 모스트랜지스터(M3), (M4)에 흐르는 전류를 전류미러에 의한 피드백회로를 구성하는 모스트랜지스터(M5∼M12)에 의해 보상함으로써 정전압원을 실현하였다.3 is a circuit diagram showing another embodiment of a conventional transconductance amplifier, in which input signals Vin + and Vin − are applied to the gates of the MOS transistors M1 and M2, and the input signals Vin + , Vin -) to the source side of the source-side of the receiving MOS transistor (M3), (M4) applied to a gate current source (Iss), each connected to a (Iss) also as well as the MOS transistor (M2), (M1) In connection to supply the bias, respectively, the gate and the drain of each of the transistors M6 and M7 are commonly connected to the drain side of the transistors M3 and M4 to act as a current source. The gates of the MOS transistors M6 and M7 are connected to the gates of the MOS transistors M5 and M8 to form a current mirror, and the drains of the MOS transistors M5 and M8 are respectively connected to the MOS transistors. Most connections are made to the gates and drains of M9) and (M12). The gates of the transistors M10 and M11 are commonly connected to each other, and the drains of the transistors M10 and M11 are connected to the source sides of the transistors M2 and M1 to adjust the bias. The gates of the MOS transistors M7 and M9 are connected to the gates of the MOS transistors M13 and M14, respectively, and the drain of the MOS transistor M13 and the drain of the MOS transistor M14 are connected in common. The current Iout is output through the connection point. Thus there is a difficulty in implementing the applied bias voltage source (V B), (V B ) which is between the gate and the source of the amplification MOS transistor (M1), (M2) of the action in the basic principle, FIG. 2 in order to solve this problem, The size of the MOS transistors M3 and M4 is increased, the value of the current source Iss is increased, and in FIG. 3, the current flowing through the MOS transistors M3 and M4, which acts as a voltage source, is generated by the current mirror. The constant voltage source is realized by compensating with the MOS transistors M5 to M12 constituting the feedback circuit.

따라서, 종래의 회로는 정전압원을 실현시키기 위해 다수의 소자를 사용하게 되어 가격의 상승 및 정밀성의 약화로 전기적 특성의 열화가 발생되어 신뢰성을 떨어뜨리는 문제점이 있게 된다.Therefore, the conventional circuit uses a plurality of devices to realize a constant voltage source, there is a problem that deterioration of electrical characteristics occurs due to the increase in price and weakness of precision, thereby reducing the reliability.

본 고안은 이와같은 문제점을 감안하여 씨모스 공정상에 존재하는 기생 바이폴라 트랜지스터를 이용하는 회로의 소자수를 줄이고, 전기적 특성을 개선하도록 한 트랜스 콘덕턴스 증폭기를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In view of the above problems, the present invention devised a transconductance amplifier which reduces the number of elements of the circuit using parasitic bipolar transistors present in the CMOS process and improves its electrical characteristics. It will be described in detail as follows.

제 4 도는 본 고안에 따른 트랜스 콘덕턴스 증폭기 회로도로서, 이에 도시된 바와같이 입력신호(Vin+, Vin-)를 모스트랜지스터(M1), (M2)의 게이트에 인가함과 아울러 모스트랜지스터(M3), (M4)의 게이트에 인가하고, 정전압(VB)을 모스트랜지스터(M5) (M6)의 게이트에 공통인가시켜 그 모스트랜지스터(M5), (M6)의 드레인과 상기 모스트랜지스터(M3), (M4)의 소오스를 각기 접속함과 아울러 그 접속점을 각기 기생 바이폴라 트랜지스터(Q1), (Q2)의 베이스에 접속하고, 그 기생 바이폴라 트랜지스터(Q1), (Q2) 에미터를 상기 모스트랜지스터(M2), (M1)의 소오스에 각기 접속함과 아울러 전류원(Iss), (Iss)에 각기 접속하며, 상기 모스트랜지스터(M1), (M2)의 드레인을 각기 능동 부하(Active Lout)(1)에 연결하고, 그 모스트랜지스터(M2)의 드레인 접속점을 통해 전류(Iout)를 출력하도록 구성하였다.4 is a circuit diagram of a transconductance amplifier according to the present invention, and as shown therein, the input signals Vin + and Vin − are applied to the gates of the MOS transistors M1 and M2 as well as the MOS transistor M3. Is applied to the gate of (M4), and the constant voltage (V B ) is applied in common to the gates of the transistors (M5) and (M6) so that the drains of the transistors (M5) and (M6) and the transistors (M3), The source of M4 is connected to each other, and its connection point is connected to the bases of parasitic bipolar transistors Q1 and Q2, respectively, and the parasitic bipolar transistors Q1 and Q2 emitters are connected to the MOS transistor M2. ) And (M1), respectively, and the current source (Iss), (Iss), respectively, and the drain of the MOS transistor (M1), (M2) to the active load (Active Lout) (1), respectively To output the current Iout through the drain connection point of the MOS transistor M2. Castle was.

이와 같이 구성한 본 고안의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above are as follows.

입력신호(Vin)에 따라 모스트랜지스터(M1), (M2)에 흐르는 전류량이 결정되고, 그 나머지 전류 즉, 전류원(Iss)에서 모스트랜지스터(M1), (M2)에 흐르는 전류를 뺀 나머지 전류는 각각 바이폴라 트랜지스터(Q1), (Q2)에 흐른다.The amount of current flowing through the MOS transistors M1 and M2 is determined according to the input signal Vin, and the remaining current, that is, the current remaining by subtracting the current flowing through the MOS transistors M1 and M2 from the current source Iss Flow through bipolar transistors Q1 and Q2, respectively.

모스트랜지스터(M1), (M2)에 흐르는 전류는 전류미러로 구성된 능동 부하(1)에 의하여 출력전류(lout)가 lout=ID1-ID2로 주어진다.The current flowing through the MOS transistors M1 and M2 is given an output current lout of lout = I D1 -I D2 by an active load 1 composed of a current mirror.

여기서 ID1, ID2는 모스트랜지스터(M1), (M2)의 드레인 전류를 나타낸다.Where I D1 and I D2 represent drain currents of the MOS transistors M1 and M2.

모든 모스트랜지스터(M1∼M6)는 포화영역에서 동작되며, 모스트랜지스터(M5), (M6)의 게이트에 인가되는 전압(VB)은 각각 모스트랜지스터(M3)(M4)의 게이트와 소오스에 나타낸다. 즉, VGS3=VGS5=VB, VGS4=VGS6=VB로 주어진다.All of the MOS transistors M1 to M6 operate in a saturation region, and the voltage V B applied to the gates of the MOS transistors M5 and M6 is represented at the gate and the source of the MOS transistors M3 and M4, respectively. . That is, V GS3 = V GS5 = V B and V GS4 = V GS6 = V B.

한편, 바이폴라 트랜지스터(Q1), (Q2)는 씨모스 공정에서 기생적으로 존재하는 것으로써, 웰(Well)을 베이스, 기판(Substrate)을 콜렉터, 모스의 소오스 혹은 드레인을 에미터로 사용하는 수직형 바이폴라 트랜지스터 이거나, 웰을 베이스로, 소오스를 에미터로, 드레인을 콜렉터로 사용하는 수평형 바이폴라 트랜지스터이다.On the other hand, bipolar transistors Q1 and Q2 exist parasitically in the CMOS process, and are vertical using a well as a base, a substrate as a collector, and a source or drain of MOS as an emitter. It is a type bipolar transistor or a horizontal bipolar transistor using a well as a base, a source as an emitter, and a drain as a collector.

바이폴라 트랜지스터(Q1), (Q2)의 베이스-에미터 간 전압(VBE)은 VBE=VT·In(Ic/Is)로 주어진다.The base-emitter voltage V BE of the bipolar transistors Q1 and Q2 is given by V BE = V T · In (Ic / Is).

여기서, VT는 열전압, Ic는 콜렉터전류, Is는 역포화 전류를 나타낸다.Where V T is a thermal voltage, Ic is a collector current, and Is is a reverse saturation current.

결국 베이스-에미터 사이의 전압(VBE)은 콜렉터 전류(Ic)에 대수함적으로 변화된다. 반면에 게이트-소오스간 전압(VGS)을 이용할 경우로 주어지며, 여기서 ID는 드레인 전류, K는 트랜스 콘덕턴스 상수, VT는 문턱전압을 나타낸다.Eventually the voltage V BE between base-emitter changes logarithmically with the collector current Ic. On the other hand, when using the gate-to-source voltage (V GS ) Where I D is the drain current, K is the transconductance constant, and V T is the threshold voltage.

게이트와 소오스 사이 전압(VGS)은 드레인 전류(ID)에 스퀘어루트(square root)함수로 변화한다.The voltage V GS between the gate and the source changes as a square root function in the drain current I D.

따라서, 콜렉터 전류 변화에 대한 베이스-에미터 사이의 전압 변화는 드레인 전류 변환에 대한 게이트와 베이스 전압 변화를 비교시 거의 무시할 수 있다.Thus, the voltage change between the base-emitter for the collector current change is almost negligible when comparing the gate and base voltage changes for drain current conversion.

그러므로, 모스트랜지스터(M1), (M2)의 게이트와 소오스 사이 전압(VGS1),(VGS2)은 하기의 식과 같이 된다.Therefore, the voltages V GS1 and V GS2 between the gates of the MOS transistors M1 and M2 and the source are as follows.

VGS1=VGS4+VBE2=VB+VBE=일정 VGS2=VGS3+VBE1=VB+VBE= 일정 여기서 VBE1=VBE2=VBE로 나타낼수 있다.V GS1 = V GS4 + V BE2 = V B + V BE = Schedule V GS2 = V GS3 + V BE1 = V B + V BE = Schedule Here, V BE1 = V BE2 = V BE .

모스트랜지스터의 드레인 전류(ID)는 ID=K(VGS-VT)2으로 주어지며, 이를 이용하여 모스트랜지스터(M1), (M2)의 드레인전류(ID1), (ID2)를 구하면, ID2=K1(VB+VBE-VT+Vin/2)2ID=K2(VB+VBE-VT+Vin/2)2이 되며, 모스트랜지스터(M1), (M2)를 설계하고 능동 부하(1)를 이용하여 출력전류(Iout)를 구하면, Iout=ID1-ID2=K(VB+VBE-T)Vin가 된다.The drain current (I D ) of the MOS transistor is given by I D = K (V GS -V T ) 2 , and the drain currents (I D1 ) and (I D2 ) of the MOS transistors (M1) and (M2) are used. In this case, I D2 = K 1 (V B + V BE -V T + Vin / 2) 2 I D = K 2 (V B + V BE -V T + Vin / 2) 2 , and the MOS transistor M1 ), (M2) and the output current (Iout) using the active load (1), Iout = I D1 -I D2 = K (V B + V BE - T ) Vin.

여기서, 모스트랜지스터(M1), (M2)가 동일하므로 K1=K2=K로 가정하였다.Here, since the MOS transistors M1 and M2 are the same, it is assumed that K1 = K2 = K.

따라서, 출력전류(Iout)가 입력신호(Vin)에 따라 K(VB+VBE-T)라는 비례상수에 의해 결정되는 트랜스 콘덕턴스 증폭기가 된다.Therefore, the output current Iout becomes a transconductance amplifier determined by the proportional constant of K (V B + V BE - T ) according to the input signal Vin.

또한 모스트랜지스터(M5), (M6)의 게이트에 인가되는 전압(VB)을 변화시키면 트랜스 콘덕턴스 증폭기의 비례상수 K(VB+VBE-T)를 변화시킬 수 있으므로 전압제어 트랜스 콘덕턴스 증폭기로도 사용될 수 있다.Also, if the voltage (V B ) applied to the gates of the MOS transistors (M5) and (M6) is changed, the proportional constant K (V B + V BE - T ) of the transconductance amplifier can be changed. Can also be used as an amplifier.

또한, 제 5 도 및 제 6 도는 본 고안에 따른 트랜스 콘덕턴스 증폭시의 다른 실시예를 보인 회로도로서, 제 5 도는 기생 바이폴라 트랜지스터(Q1), (Q2)외에 기생 바이폴라 트랜지스터(Q3), (Q4)를 추가 한 것으로, 바이폴라 트랜지스터(Q1), (Q2)의 전류증폭도가 낮거나 콜렉터전류 변화가 클 경우 바이폴라 트랜지스터의 베이스 전류의 영향을 감소시키기 위한 것이다.5 and 6 are circuit diagrams showing another embodiment of the transconductance amplification according to the present invention. FIG. 5 is a parasitic bipolar transistor Q3 and Q4 in addition to the parasitic bipolar transistors Q1 and Q2. ) Is to reduce the influence of the base current of the bipolar transistor when the current amplification of the bipolar transistors Q1 and Q2 is low or the collector current change is large.

제 6 도는 바이폴라 트랜지스터(Q1), (Q2)의 콜렉터를 능동 부하(1)측에 연결하여 그 콜렉터 전류를 출력전류(Iout)로 구하여 입력신호(Vin)의 전압 범위를 넓히기 위한 것이다.FIG. 6 is to expand the voltage range of the input signal Vin by connecting the collectors of the bipolar transistors Q1 and Q2 to the active load 1 side and obtaining the collector current as the output current Iout.

이상에서 설명한 바와같이 본 고안은 씨모스 공정상에 존재하는 기생 바이폴라 트랜지스터를 이용하여 전압 제어 트랜스 콘덕턴스 증폭기를 설계함으로써, 기존의 모스 트랜지스터만으로 구성되는 단점을 보완하고 회로의 소자수를 줄일 수 있으며, 트랜스 콘덕턴스 증폭기가 액티브 필터를 칩에 내장시킬때 많이 사용되는 회로로써 공정상의 변화를 외부에서 조정할 수 있는 기능이 필요한데, 본 고안은 회로가 간단하면서도 외부조정기능을 가지므로 정밀 고주파 필터를 칩에 내장하는데 적합한 효과가 있다.As described above, the present invention designs a voltage controlled transconductance amplifier using parasitic bipolar transistors present in the CMOS process, thereby compensating for the disadvantages of the existing MOS transistors alone and reducing the number of elements in the circuit. This is a circuit that is widely used when the transconductance amplifier embeds an active filter on a chip. This requires a function that can externally adjust process changes. It is suitable for embedding in.

Claims (3)

입력신호(Vin+), (Vin-)단자를 포화영역에서 동작되는 모스트랜지스터(M1), (M2)의 게이트 및 전원전압이 드레인에 인가되고 포화영역에서 동작되는 모스트랜지스터(M3), (M4)의 게이트에 각기 공통 접속하고, 바이어스 전압(VB)단자를 포화영역에서 동작되는 모스트랜지스터(M5), (M6)의 게이트에 공통 접속하며, 상기 모스트랜지스터(M3), (M4)의 소오스를 상기 모스트랜지스터(M5), (M6)의 드레인에 각기 접속함과 아울러 그 각 접속점을 전원전압이 콜렉터에 인가되는 기생 바이폴라 트랜지스터(Q1), (Q2)의 베이스에 각기 접속하고, 상기 기생 바이폴라 트랜지스터(Q1), (Q2)의 에미터와 상기 모스트랜지스터(M2), (M1)의 소오스를 전류원(Iss), (Iss)에 각기 공통 접속하며, 상기 모스트랜지스터(M1), (M2)의 드레인을 전류미러로 구성된 능동부하(I)에 접속하여, 상기 모스트랜지스터(M2)의 드레인에서 출력전류(Iout)가 출력되게 구성한 것을 특징으로 하는 트랜스 콘덕턴스 증폭기.The input signal (Vin +), (Vin - ) is applied to the gate and the power supply voltage is the drain of the MOS transistor (M1), (M2) which operates the terminal in a saturation region MOS transistor (M3) is operated in a saturation region, (M4 Are commonly connected to the gates of the transistors), and the bias voltage (V B ) terminals are commonly connected to the gates of the transistors M5 and M6 operated in the saturation region, and the source of the transistors M3 and M4 is Is connected to the drains of the MOS transistors M5 and M6, and the respective connection points are connected to the bases of the parasitic bipolar transistors Q1 and Q2 to which the power supply voltage is applied to the collector, respectively. The emitters of the transistors Q1 and Q2 and the sources of the MOS transistors M2 and M1 are commonly connected to the current sources Iss and Iss, respectively, and the transistors M1 and M2 are respectively connected. The drain is connected to an active load I composed of a current mirror, A transconductance amplifier characterized in that the output current (Iout) is output from the drain of the transistor (M2). 제 1 항에 있어서, 상기 기생 바이폴라 트랜지스터(Q1), (Q2)에 기생 바이폴라 트랜지스터(Q3), (Q4)를 에미터 플로워로 동작되게 추가 접속하여 구성된 것을 특징으로 하는 트랜스 콘덕턴스 증폭기.The transconductance amplifier according to claim 1, wherein the parasitic bipolar transistors (Q1) and (Q2) are additionally connected to the parasitic bipolar transistors (Q3) and (Q4) to be operated by an emitter follower. 제 1 항에 있어서, 상기 모스트랜지스터(M1), (M2)의 드레인에 전원전압이 인가되게 접속하고, 상기 기생 바이폴라 트랜지스터(Q1), (Q2)의 콜렉터를 상기 능동 부하(1)에 접속하여, 상기 기생 바이폴라 트랜지스터(Q2)의 콜렉터에서 출력전류(Iout)가 출력되게 구성하여 된 것을 특징으로 하는 트랜스 콘덕턴스 증폭기.The method of claim 1, wherein the power supply voltage is connected to the drains of the MOS transistors M1 and M2, and the collectors of the parasitic bipolar transistors Q1 and Q2 are connected to the active load 1. And the output current (Iout) is output from the collector of the parasitic bipolar transistor (Q2).
KR2019910004308U 1991-03-30 1991-03-30 Trans conductance amplifier KR930008087Y1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR2019910004308U KR930008087Y1 (en) 1991-03-30 1991-03-30 Trans conductance amplifier
JP1992017773U JP2594541Y2 (en) 1991-03-30 1992-03-30 Amplifier circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910004308U KR930008087Y1 (en) 1991-03-30 1991-03-30 Trans conductance amplifier

Publications (2)

Publication Number Publication Date
KR920018738U KR920018738U (en) 1992-10-19
KR930008087Y1 true KR930008087Y1 (en) 1993-12-08

Family

ID=19312224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910004308U KR930008087Y1 (en) 1991-03-30 1991-03-30 Trans conductance amplifier

Country Status (2)

Country Link
JP (1) JP2594541Y2 (en)
KR (1) KR930008087Y1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819119B1 (en) * 2006-01-09 2008-04-04 삼성전자주식회사 CMOS Amplifier of Filter for Ultra Wideband Application and Method of the Same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819119B1 (en) * 2006-01-09 2008-04-04 삼성전자주식회사 CMOS Amplifier of Filter for Ultra Wideband Application and Method of the Same
US7482871B2 (en) 2006-01-09 2009-01-27 Samsung Electronics Co., Ltd. CMOS amplifier of filter for ultra wideband application and method of the same

Also Published As

Publication number Publication date
JPH0520413U (en) 1993-03-12
JP2594541Y2 (en) 1999-04-26
KR920018738U (en) 1992-10-19

Similar Documents

Publication Publication Date Title
EP0403195B1 (en) Current mirror circuit
EP0194031B1 (en) Cmos bandgap reference voltage circuits
JP2525346B2 (en) Differential amplifier circuit having constant current source circuit
CN108351662B (en) Bandgap reference circuit with curvature compensation
JPH08335122A (en) Semiconductor device for reference voltage
EP0419819B1 (en) Current mirror
KR19980021154A (en) Reference voltage generator
CA1294335C (en) Cmos voltage divider circuits
US5912580A (en) Voltage reference circuit
KR0142571B1 (en) Semiconductor circuit and signal processing system using the same
Corsi Current sensing schemes for use in BiCMOS integrated circuits
US5644269A (en) Cascode MOS current mirror with lateral bipolar junction transistor to enhance ouput signal swing
EP0283865A1 (en) Pinchoff voltage generator
US4124808A (en) MOS on-chip voltage sense amplifier circuit
KR930008087Y1 (en) Trans conductance amplifier
US5006815A (en) Linear-gain amplifier arrangement
EP0397408A1 (en) Reference voltage generator
US5184087A (en) Transconductance amplifier using parasitic bipolar transistors to embody a constant voltage source
US6556070B2 (en) Current source that has a high output impedance and that can be used with low operating voltages
US5886571A (en) Constant voltage regulator
US4268761A (en) Interface circuit for converting logic signal levels
KUNTMAN Accurate active-feedback CMOS cascode current mirror with improved output swing
KR0158625B1 (en) Bipola transistor circuit having free collector node
JP2651246B2 (en) CMOS input buffer circuit
EP0394703B1 (en) A circuit arrangement for enhancing the transconductance of a differential amplifier stage comprising MOS transistors

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

B701 Decision to grant
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20041119

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee