Claims (7)
다수개의 메모리 셀과 상기 메모리 셀에 각각 쌍으로 연결되어 있는 비트라인 BL,과 입출력 공통 센스앰프에 연결된 제1및 제2공통 입출력선을 구비하고 소정의 제어신호에 의하여 상기 메모리 셀의 독출 및 서입동작이 이루어지는 반도체 집적 회로에 있어서, 상기 소정의 제어 신호가 제어 전압으로 연결되고 채널의 일단이 접지전압단에 연결되어 채널의 타단에 인가되는 전위를 접지 전압 레벨로 만들기 위한 접지용 트랜지스터와, 상기 비트라인 BL (또는)및 상기 제1또는 제2공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제1입력트랜지스터와, 상기 비트라인(또는 BL) 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제2입력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 비트라인 BL(또는)에 게이트가 연결된 제1출력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제1(또는 제2)공통 입출력선 사이에 채널이 연결되고 상기 비트라인(또는 BL)에 게이트가 연결된 제2출력트랜지스터를 구비함을 특징으로 하는 데이타 전송회로.A plurality of memory cells and bit lines BL coupled to each of the memory cells in pairs, And a first and second common input / output lines connected to a common input / output common sense amplifier, the semiconductor integrated circuit having a read and write operation of the memory cell by a predetermined control signal, wherein the predetermined control signal is connected to a control voltage. And a ground transistor for connecting the one end of the channel to the ground voltage terminal to bring the potential applied to the other end of the channel to a ground voltage level, and the bit line BL (or And a first input transistor having a channel connected between the first and second common input / output lines and a gate connected to the predetermined control signal, and the bit line. A second input transistor having a channel connected between the (or BL) and the second (or first) common input / output line and having a gate connected to the predetermined control signal, the other end of the channel of the ground transistor, and the second ( Or a first channel is connected between the common input / output lines and the bit line BL (or A channel is connected between the first output transistor having a gate connected to the gate), the other end of the channel of the ground transistor, and the first (or second) common input / output line, and the bit line. (Or BL) a second output transistor having a gate connected thereto.
제1항에 있어서, 상기 소정의 제어신호가, 열 선택선의 지정 신호임을 특징으로 하는 데이타 전송회로.The data transmission circuit according to claim 1, wherein the predetermined control signal is a designation signal of a column select line.
제1항에 있어서, 상기 제1및 제2입력 트랜지스터의 문턱 전압을 예를들어 이온 주입등의 방법에 의하여 상기 제1및 제2출력 트랜지스터의 문턱 전압보다 높게 함으로써 상기 제1및 제2출력 트랜지스터의 게이트에 연결된 상기 비트라인 BL,의 데이타를 상기 제1및 제2출력 트랜지스터를 통하여 상기 제1및 제2공통 입출력선에서 증폭을 시킬시에 상기 제1및 제2입력트랜지스터와 상기 제1및 재2공통 입출력선이 서로 연결되지 않음을 특징으로 하는 데이타 전송회로.The first and second output transistors of claim 1, wherein the threshold voltages of the first and second input transistors are higher than the threshold voltages of the first and second output transistors, for example, by a method such as ion implantation. The bit line BL, connected to the gate of The first and second input transistors and the first and second common input / output lines are not connected to each other when amplifying data of the first and second common input / output lines through the first and second output transistors. Characterized in that no data transmission circuit.
제1항에 있어서, 상기 접지용 트랜지스터가 엔모오스 트랜지스터로 이루어짐을 특징으로 하는 데이타 전송회로.The data transfer circuit according to claim 1, wherein said grounding transistor is formed of an enMOS transistor.
제1항에 있어서, 상기 제1및 제2입력 트랜지스터와 상기 제1및 제2출력 트랜지스터가 각각 엔모오스 트랜지스터로 이루어짐을 특징으로 하는 데이타 전송회로.2. The data transfer circuit according to claim 1, wherein said first and second input transistors and said first and second output transistors each comprise an enMOS transistor.
다수개의 메모리 셀과, 상기 각각의 메모리 셀에 쌍으로서 연결되는 비트라인 BL,와, 상기 각각의 메모리 셀을 분리 트랜지스터를 가지는 데이타전송회로에 있어서, 칩 외부와의 데이타 전송을 위한 서로 쌍으로 구성되는 제1및 제2공통 입출력선과, 상기 소정의 제어 신호가 제어 전압으로 연결되고 채널의 일단이 접지 전압단에 연결되어 채널의 타단에 인가되는 전위를 접지 전압 레벨로 만들기 위한 접지용 트랜지스터와, 상기 비트라인 BL(또는)및 상기 제1 또는 제2공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가연결된 제1입력 트랜지스터와, 상기 비트라(또는BL) 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이연결되고 상기 소정의 제어 신호에 게이트가 연결된 제2입력 트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 비트라인 BL(또는)에 게이트가 연결된 제1출력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제1(또는 제2)공통 입출력선 사이에 채널이 연결되고 상기 비트라인(또는 BL)에 게이트가 연결된 제2출력트랜지스터를 구비함을 특징으로 하는 데이타 전송회로.A plurality of memory cells and a bit line BL coupled as a pair to each memory cell, And a data transfer circuit in which each of the memory cells has a separate transistor, wherein the first and second common input / output lines formed in pairs for data transfer to and from the outside of the chip are connected to the predetermined control signal by a control voltage. And a ground transistor for connecting the one end of the channel to a ground voltage terminal to bring a potential applied to the other end of the channel to a ground voltage level, and the bit line BL (or And a first input transistor having a channel connected between the first and second common input / output lines and a gate connected to the predetermined control signal, and the bit. A second input transistor having a channel connected between the (BL) and the second (or first) common input / output line and having a gate connected to the predetermined control signal, the other end of the channel of the ground transistor, and the second ( Or a first channel is connected between the common input / output lines and the bit line BL (or A channel is connected between the first output transistor having a gate connected to the gate), the other end of the channel of the ground transistor, and the first (or second) common input / output line, and the bit line. (Or BL) a second output transistor having a gate connected thereto.
제6항에 있어서, 상기 소정의 제어신호가, 열 선택선의 지정 신호임을 특징으로 하는 데이타 전송회로.7. The data transfer circuit according to claim 6, wherein the predetermined control signal is a designation signal of a column select line.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.