Claims (10)
반도체 기판에 형성되는 캐패시터 형성 방법에 있어서, 반도체 기판위에 적층된 층간 절연막에 접속창을 형성하여 기간을 노출시키는 단계, 접속창 형성후 제1에치 스톱막 형성 그리고 이 위에 층간 절연막을 형성하고 캐패시터 형성영역을 정의하여 개구부를 형성하는 단계, 개구부 내의 측벽에 제2에치 스톱막을 형성하여 베스텁(BT : Bath-tub)을 정의하는 단계, BT내의 에치 스톱막을 식각하여 제거하고 이 위에 제1축적 전극층을 형성하여 BT형의 전극층을 형성시키는 단계, 전극면에 유전막과 제2의 축적 전극층을 형성하여 BT구조를 갖는 캐패시터를 형성함을 특징으로 하는 반도체 캐패시터 형성방법.A method of forming a capacitor formed on a semiconductor substrate, comprising: forming a connection window in an interlayer insulating film stacked on the semiconductor substrate to expose a period, forming a first etch stop film after forming the connection window, and forming an interlayer insulating film thereon and forming a capacitor Defining an area to form an opening, forming a second etch stop film on the sidewalls of the opening to define a bath-tub (BT), etching and removing the etch stop film in the BT, and thereon a first accumulation electrode layer thereon. Forming a BT type electrode layer, forming a dielectric film and a second accumulation electrode layer on the electrode surface to form a capacitor having a BT structure.
제1항에 있어서, 상기한 반도체 기판위에 적층되어 접속창을 형성하는 층간 절연층을 산화층, 질화층, 산화층의 3층 구조를 한 층간 절연층(4′)임을 특징으로 하는 반도체 케패시터 형성방법.The method for forming a semiconductor capacitor according to claim 1, wherein the interlayer insulating layer laminated on the semiconductor substrate to form a connection window is an interlayer insulating layer 4 'having a three-layer structure of an oxide layer, a nitride layer, and an oxide layer. .
제1항 및 제2항에 있어서, 상기한 3층 구조의 층간 절연층의 상층인 산화층(41)에 대하여 제1축적 전극(14)형성시 그 산화층(41)까지 식각하고, 이 층에 대해 등방성 에칭을 행하므로써 제1축적 전극층의 표면적을 증대시키도록 함을 특징으로 하는 반도체 캐패시터 형성방법.The oxide layer 41, which is the upper layer of the interlayer insulating layer of the three-layer structure described above, is etched to the oxide layer 41 when the first storage electrode 14 is formed. A method of forming a semiconductor capacitor, wherein the surface area of the first accumulation electrode layer is increased by isotropic etching.
제1항에 있어서, 상기한 제1축적 전극층을 형성하여 BT형의 전극층 형성후에, 제2축적 전극층과 또 다른 층간 절연막을 형성한 후에 에치 백하는 단계, 접속창을 이루는 상기의 절연층과 제1 및 제2축적 전극층 외의 잔유한 절연막과 에칭 스톱막을 제거하는 단계, 이 노출된 전극면에 유전막과 제3의 축적 전극층을 형성하여 이중의 BT구조를 갖도록 상기의 공정단계를 더욱 포함함을 특징으로 하는 반도체 캐패시터 형성방법.2. The method of claim 1, wherein the first storage electrode layer is formed to form a BT type electrode layer, and thereafter, the second storage electrode layer and another interlayer insulating film are formed, and then etched back. Removing the remaining insulating film and the etch stop film other than the first and second storage electrode layers, and forming the dielectric film and the third accumulation electrode layer on the exposed electrode surface to have a double BT structure. A method of forming a semiconductor capacitor.
제1항에 있어서, 상기 층간 절연막은 SiO2이고, 에치 스톱막은 Si3N4의 재질로 형성됨을 특징으로 하는 반도체 캐패시터 형성방법.The method of claim 1, wherein the interlayer insulating film is SiO 2 and the etch stop film is formed of Si 3 N 4 .
제1항에 있어서, 제1 및 제2축적 전극층은 불순물 주입된 폴리실리콘이거나 또는 순수 폴리인 것을 특징으로 하는 반도체 캐패시터 형성방법.The method of claim 1, wherein the first and second storage electrode layers are impurity-injected polysilicon or pure poly.
제1항에 있어서, 상기 형성된 캐패시터는 펄스 산화막간 활성 영역에 형성되는 트랜지스터와 연결되어 메모리 셀을 이룸을 특징으로 하는 반도체 캐패시터 형성방법.The method of claim 1, wherein the formed capacitor is connected to a transistor formed in an active region between pulse oxide layers to form a memory cell.
반도체 기판에 형성되는 캐패시터는 베스텁(BT)형상의 제1전극과 이 전극 표면에 걸쳐 도포되는 유전체 및 제1전극의 윤곽을 따라 형성된 제2의 전극으로 구성되고 제1전극의 바닥부를 통해 타반도체 소자와 접속되도록 한 것을 특징으로 하는 반도체 캐패시터.The capacitor formed on the semiconductor substrate is composed of a Vestub (BT) -shaped first electrode, a dielectric applied over the surface of the electrode, and a second electrode formed along the contour of the first electrode and the other electrode is formed through the bottom of the first electrode. A semiconductor capacitor, which is connected to a semiconductor element.
제8항에 있어서, 상기 BT구조의 캐패시터는 기판에 대해 입상의 벽부는 적어도 2이상의 벽으로 형성됨을 특징으로 하는 반도체 캐패시터.9. The semiconductor capacitor as claimed in claim 8, wherein the BT structure capacitor is formed of at least two walls of the granular wall portion with respect to the substrate.
제8항 또는 9항에 있어서, 상기한 구조의 캐패시터는 필드 산화막 간 활성영역에 형성되는 트랜지스터에 연결되어 메모리셀을 이룸을 특징으로 하는 반도체 캐패시터.10. The semiconductor capacitor according to claim 8 or 9, wherein the capacitor of the above structure is connected to a transistor formed in an active region between field oxide films to form a memory cell.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.