KR930001397Y1 - Watchdog circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안에 따른 워치독 회로의 블럭도.1 is a block diagram of a watchdog circuit according to the present invention.
제2도는 제1도의 상세회로도.2 is a detailed circuit diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 마이크로 프로세서 2및 5 : 제1 및 제2 펄스발생수단1 microprocessors 2 and 5 first and second pulse generating means
3및 8 : 제1 및 제2 논리조합수단 6 : 전원검출수단3 and 8: first and second logical combination means 6: power source detection means
7 : 신호레벨 조정 및 반전수단7: Signal level adjusting and inverting means
본 고안은 워치독 회로에 관한 것으로, 특히 마이크로 프로세서의 이상동작시 또는 전원의 이상발생시 마이크로 프로세서를 리셋시키며, 또한 경우에 따라서는 수동으로 마이크로 프로세서를 리셋시킬 수 있는 워치독회로에 관한 것이다.The present invention relates to a watchdog circuit, and more particularly, to a watchdog circuit that resets a microprocessor in case of abnormal operation of a microprocessor or power failure, and in some cases, resets the microprocessor manually.
일반적으로, 마이크로 프로세서의 이상동작시 또는 전원인가시 마이크로 프로세서를 리셋시키는 워치독 회로는 공지되어 있으나, 이는 회로가 복잡할 뿐아니라 공급전원의 이상발생시에도 마이크로 프로세서에는 리셋전압이 걸리지 않아 오동작하는 경우가 빈번히 발생하는 단점이 수반되었다.In general, a watchdog circuit for resetting the microprocessor in case of abnormal operation of the microprocessor or power supply is well known. However, the watchdog circuit is not only complicated, but also malfunctions because the microprocessor does not apply a reset voltage even when a power supply error occurs. Is accompanied by a disadvantage that occurs frequently.
따라서, 본 고안은 마이크로 프로세서에서 출력되는 워치독 신호를 이용하여 마이크로 프로세서를 리셋시킬뿐아니라 공급전원의 이상발생시에도 마이크로 프로세서를 리셋시키도록 하며 또한 사용자가 임의로 마이크로프로세서를 리셋시킬 수 있도록하여 상기한 단점을 해소시킬 수 있는 위치독 회로를 제공하는데 그 목적이있다.Therefore, the present invention not only resets the microprocessor using a watchdog signal output from the microprocessor, but also resets the microprocessor in the event of a power supply failure, and also allows the user to reset the microprocessor arbitrarily. The purpose is to provide a positional docking circuit that can solve the disadvantage.
본 고안의 워치독 회로는 마이크로 프로세서의 이상 동작 발생시 이를 리셋시키는 워치독 회로에 있어서, 마이크로 프로세서(1)의 워치독 신호를 공급받아 입력되는 신호에 따라 펄스신호를 생성하는 제1펄스 발생수단(2)과, 상기 제1펄스 발생수단(2) 및 상기 마이크로 프로세서(1)를 수동으로 리셋시키기 위한 수동조작수단(4)으로 부터의 신호를 논리조합하는 제l논리조합수단(3)과, 상기 제1논리조합수단(3)으로부터의 신호에 따라 펄스신호를 발생하는 제2펄스발생수단(5)과, 전원의 이상유무를 검출하는 전원검출수단(6)과, 상기 전원검출수단(6)으로부터의 신호레벨을 조정하고 반전시키는 신호레벨조정 및 반전수단(7)과, 상기 제2펄스발생수단(5)및, 상기 신호레벨 조정 및 반전수단(7)으로부터의 신호를 논리조합하여 그 조합된 신호를 상기 마이크로 프로세서(1)의 리셋단자에 공급하는 제2논리조합수단(8)으로 구성되는 것을 특징으로 한다.The watchdog circuit of the present invention is a watchdog circuit for resetting a abnormal operation of a microprocessor, the first pulse generating means generating a pulse signal according to a signal received from a watchdog signal of the microprocessor ( 2), a first logical combining means (3) for logically combining the signals from the first pulse generating means (2) and the manual operating means (4) for manually resetting the microprocessor (1); Second pulse generating means 5 for generating a pulse signal in accordance with the signal from said first logical combining means 3, power detecting means 6 for detecting the abnormality of the power supply, and said power detecting means 6 Signal level adjusting and inverting means (7) for adjusting and inverting the signal level from < RTI ID = 0.0 >), < / RTI > the second pulse generating means (5), and signals from the signal level adjusting and inverting means (7) Combined signal to the micro Characterized by consisting of a second logic combination means (8) to be supplied to the reset terminal of the processor (1).
이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안에 따른 워치독 회로의 블럭도로서, 마이크로 프로세서(1)의 위치독 신호 발생단자로부터 접속되어 입력되는 신호에 따라 한개의 펄스신호를 발생시키는 제1펄스발생수단(2)은 상기 마이크로 프로세서(1)를 수동으로 리셋시키기 위한 수동조작수단(4)이 접속된 제1논리조합수단(32)에 접속된다.FIG. 1 is a block diagram of a watchdog circuit according to the present invention, wherein the first pulse generating means 2 for generating one pulse signal in accordance with a signal connected and input from a position reading signal generating terminal of the microprocessor 1 Manual operating means 4 for manually resetting the microprocessor 1 are connected to the connected first logical combining means 32.
상기 제1논리조합수단(3)은 상기 제1 펄스발생수단(2) 및 수동조작수단(4)으로부터의 신호를 조합하여 그 조합한 신호가 제2펄스발생수단(5)에 공급되도록 접속된다.The first logical combining means 3 is connected so as to combine the signals from the first pulse generating means 2 and the manual operation means 4 and supply the combined signal to the second pulse generating means 5. .
한편, 공급전원의 이상유무를 검출하는 전원검출수단(6)으로부터 접속되어 입력되는 신호의 레벨을 조정하여 반전시키는 신호레벨조정 및 반전수단(7)은 제2 논리조합수단(8)에 접속되고. 이 제2논리조합수단(8)은 입력되는 신호에 따라 한개의 펄스신호를 발생하는 상기 제2펄스발생수단(5)으로부터 펄스신호를 공급받도록 접속된다.On the other hand, the signal level adjusting and inverting means 7 which is connected from the power supply detecting means 6 for detecting the abnormality of the supply power supply and adjusts and inverts the level of the input signal is connected to the second logical combination means 8, . The second logical combining means 8 is connected to receive a pulse signal from the second pulse generating means 5 which generates one pulse signal in accordance with the input signal.
상기 제2논리조합수단(8)에서는 상기 제2펄스발생수단(5) 및 신호레벨조정 및 반전수단(7)으로부터의 신호를 논리조합하여 그 조합된 신호가 상기 마이크로 프로세서(1)의 리셋단자에 공급되도록 구성된다.In the second logic combining means (8), the signals from the second pulse generating means (5) and the signal level adjusting and inverting means (7) are logically combined so that the combined signals are reset terminals of the microprocessor (1). It is configured to be supplied to.
제2도는 제1도의 상세회로도로서, 마이크로 프로세서(1)의 워치독 신호 발생단자는 단안정 멀티 바이브레타 U2의 입력단자A에 접속되고, 이단안정 멀치 바이브레타 U2의 출력단자Q는 낸드 게이트(NAND gate) U4의 한입력 단자에 접속된다. 상기 낸드게이트 U4의 나머지 입력단자는 저항 R4를 경유해 낸드게이트 U3의 한입력단자에 접속되는 동시에 저항 R3 및 스위치 SW를 경유해 접지된다.FIG. 2 is a detailed circuit diagram of FIG. 1, wherein the watchdog signal generation terminal of the microprocessor 1 is connected to the input terminal A of the monostable multivibrator U2, and the output terminal Q of the twostage multi-value multivibrator U2 is NAND gate ( NAND gate) Connects to one input terminal of U4. The remaining input terminal of the NAND gate U4 is connected to one input terminal of the NAND gate U3 via the resistor R4 and grounded via the resistor R3 and the switch SW.
또한 상기 저항 R3 및 R4의 접속점은 캐패시터 C3를 경유해 접지된다. 상기 내드게이트 U4의 출력단자는 반전게이트 U5를 경유해 상기 낸드게이트 U3의 나머지 입력단자에 접속되고, 상기 낸드게이트 U3의 출력단자는 단안정 멀티 바이브레타 U1의 입력단자B에 접속된다. 상기 멀티 바이브레타 U1의 반전출력단자Q는 낸드게이트 U7의 한 입력 단자에 접속된다.Also, the connection point of the resistors R3 and R4 is grounded through the capacitor C3. The output terminal of the NAND gate U4 is connected to the remaining input terminal of the NAND gate U3 via the inverting gate U5, and the output terminal of the NAND gate U3 is connected to the input terminal B of the monostable multivibrator U1. The inverting output terminal Q of the multivibrator U1 is connected to one input terminal of the NAND gate U7.
한편, 연산증폭기 U9의 비반전(+)단자는 저항 R6를 경유해 Vcc 단자에 접속되는 동시에 저항 R7을 경유해 접지되고, 반전(-)단자는 캐패시터 C4를 경유해 접지되는 동시에 저항 R5를 경유해 Vcc 단자에 접속된다. 상기 연산증폭기 U9의 출력단자는 다이오드 D3, D2 및 D1을 경유해 반전게이트 U6에 접속되는 동시에 저항 R8을 경유해 접지된다. 상기 반전게이트 U6은 상기 낸드게이트 U7의 나머지 입력단자에 접속되고, 상기 반전게이트 U7의 출력단자는 반전게이트 U8을 경유해 마이크로 프로세서(1)의 리셋단자에 접속된다. 또한 상기단안정 멀티 바이브레타 U1의 클리어(CLR1) 단자는 Vcc 단자에 접속되며, 또한 저항 R1을 경유해 자신의 한입력 단자에 접속된다. 상기 저항 R1 및 단안정 멀티 바이브레타 U1의 접속점은 캐패시터 C1을 경유해 자신의 다른 입력단자에 접속되는 동시에 접지된다.On the other hand, the non-inverting (+) terminal of the operational amplifier U9 is connected to the Vcc terminal via the resistor R6 and grounded through the resistor R7, and the inverting (-) terminal is grounded through the capacitor C4 and simultaneously via the resistor R5. Is connected to the Vcc terminal. The output terminal of the operational amplifier U9 is connected to the inverting gate U6 via diodes D3, D2 and D1 and grounded via a resistor R8. The inverting gate U6 is connected to the remaining input terminal of the NAND gate U7, and the output terminal of the inverting gate U7 is connected to the reset terminal of the microprocessor 1 via the inverting gate U8. Further, the clear (CLR1) terminal of the monostable multivibrator U1 is connected to the Vcc terminal, and is connected to its one input terminal via the resistor R1. The connection point of the resistor R1 and the monostable multivibrator U1 is connected to its other input terminal via the capacitor C1 and grounded at the same time.
상기 단안정 멀티 바이브레타 U2의 한입력 단자는 저항 R2를 경유해 Vcc 단자에 접속되며, 또한 캐패시터C2를 통해 자신의 다른 입력단자에 접속됨과 동시에 접지된다. 또한 상기 단안정 멀티 바이브레타 U1의 클리어(CLR1) 단자는 상기 단정 멀티 바이브레타 U2의 클리어(CLR2) 단자 및 입력단자B에 접속구성된다.One input terminal of the monostable multivibrator U2 is connected to the Vcc terminal via a resistor R2, and is connected to its other input terminal via a capacitor C2 and grounded at the same time. The clear (CLR1) terminal of the monostable multivibrator U1 is connected to the clear (CLR2) terminal and the input terminal B of the monolithic multivibrator U2.
상기와 같이 구성된 본 고안의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.
마이크로 프로세서(1)가 정상 동작을 하게되면 그이 워치독 신호단자에서는 U2의 R2와 C2에 의한 시정수보다 짧은 일정주기의 펄스신호가 출력되어 U2의 출Q를 계속 고레벨로 유지한다. 그러나 상기 마이크로 프로세서(1)가 오동작하면 워치독 신호는 출력되지 않아 상기 단안정 멀티 바이브레타 U2의 출력단자에서는 고레벨신호를 출력하다가 저항 R2 및 C2에 의한 시정수 시간만큼 저레벨 신호를 출력하여 낸드게이트 U4의 한입력단자에 입력된다. 이때 스위치 SW는 개방된 상태이므로 Vcc 전원이 캐패시터 C3에 충전된 상태이므로 상기 낸드게이트 U4의 나머지 입력단자는 고레벨 상태를 유지하게 되어, 그 출력 단자는 고레벨 상태가 된다.When the microprocessor 1 operates normally, the watchdog signal terminal outputs a pulse signal of a certain period shorter than the time constants of R2 and C2 of U2, and keeps the output of U2 at a high level. However, if the microprocessor 1 malfunctions, the watchdog signal is not output. Therefore, the output terminal of the monostable multivibrator U2 outputs a high level signal, and outputs a low level signal for a time constant time by the resistors R2 and C2. It is input to one input terminal of U4. At this time, since the switch SW is in the open state, the Vcc power is charged in the capacitor C3, so that the remaining input terminals of the NAND gate U4 remain in the high level state, and the output terminal is in the high level state.
이 고레벨 신호는 반전게이트 U5에서 반전되어 저레벨 신호가 낸드게이트 U3에 입력되므로 상기 낸드게이트U3의 출력은 저레벨 상태에서 고레벨 상태로 변하여 단안정 멀티 바이브레타 U1에 입력된다. 따라서 상기단안정 멀티 바이브레타 U1의 반전출력Q은 최초 고레벨 상태를 유지하다가 상기 낸드게이트 U3의 저레벨 신호에 의해 캐패시터 C1 및 저항 R1에 의한 시정수 시간 동안 저레벨 상태가 되므로 낸드게이트 U7의 출력은 고레벨 상태가 되고 이는 반전게이트 U8에 의해 반전되어 상기 마이크로 프로세서(1)의 리셋단자에 인가되어 상기 마이크로 프로세서(1)를 초기 상태로 리셋 된다.Since the high level signal is inverted at inverting gate U5 and the low level signal is input to NAND gate U3, the output of the NAND gate U3 changes from a low level state to a high level state and is input to monostable multivibrator U1. Therefore, the inverted output Q of the monostable multi-vibrator U1 maintains the initial high level state, and the output of the NAND gate U7 is high level because the low level signal of the NAND gate U3 becomes the low level state for the time constant time by the capacitor C1 and the resistor R1. The state is inverted by the inversion gate U8 and applied to the reset terminal of the microprocessor 1 to reset the microprocessor 1 to an initial state.
한편, 공급전원 Vcc가 정상이면 즉 연산증폭기 U9의 비반전 단자의 전위가 저항 R6 및 R7에 의한 기준전위보다 높으면 상기 연산증폭기 U9의 출력은 저레벨이 된다음 반전게이트 U6에 의해 고레벨 상태로 반전되므로 상기 마이크로 프로세서(1)에는 리셋이 걸리지 않지만, 공급전원 Vcc가 소모되어 상기 연산증폭기 U9의 반전단자의 전위가 비반전 단자의 전위보다 낮아지면 그 출력은 고레벨 상태가 된다음 다이오드 D3, D2 및D1에 의해 적당한 신호레벨로 전압강하된후. 상기 반전게이트 U6에 의해 저레벨로 반전되므로 상기 낸드게이트 U7의 출력은 고레벨이 된다. 따라서 이 고레벨 신호는 반전게이트 U8에 의해 반전되어 상기 마이크로 프로세서(l)를 리셋시키게 된다.On the other hand, if the power supply Vcc is normal, that is, if the potential of the non-inverting terminal of the operational amplifier U9 is higher than the reference potential by the resistors R6 and R7, the output of the operational amplifier U9 becomes low level and is inverted to a high level state by the inversion gate U6. The microprocessor 1 is not reset, but when the power supply Vcc is consumed and the potential of the inverting terminal of the operational amplifier U9 becomes lower than that of the non-inverting terminal, the output becomes a high level diode D3, D2 and D1. After voltage drop to proper signal level Since the inversion gate U6 is inverted to a low level, the output of the NAND gate U7 becomes a high level. Therefore, this high level signal is inverted by the inversion gate U8 to reset the microprocessor 1.
또한, 상기 마이크로 프로세서(1)를 경우에 따라서 리셋시키기 위해 위해 상기 스위치 SW를 닫으면, 상기낸게이트 U4의 한입력단자가 "저" 레벨로 천이되어 전술한 동작과 동일하게 상기 마이크로 프로세서(1)를 리셋시키게 된다.Further, when the switch SW is closed in order to reset the microprocessor 1 in some cases, one input terminal of the NAN gate U4 is shifted to a "low" level so that the microprocessor 1 is operated in the same manner as the above-described operation. Will reset.
상술한 바와같이 본 고안에 의하면 마이크로 프로세서에서 출력되는 워치독 신호를 이용여 마이크로 프로세서의 이상 발생시 리셋시킬 수 있을 뿐만아니라 공급전윈의 이상발생시에도 마이크로 프로세서를 리셋시킬 수있으며 또한 사용자가 임의로 마이크로 프로세서를 리셋시킬 수 있는 장점이 있다.As described above, according to the present invention, the watchdog signal output from the microprocessor can be used to reset the microprocessor in the event of a power supply failure. There is an advantage to reset.
Claims (6)
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| KR2019900016170U KR930001397Y1 (en) | 1990-10-24 | 1990-10-24 | Watchdog circuit |
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Family Applications (1)
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