KR930000699B1 - Signal voice detecting device for facsimile telegraph - Google Patents

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Abstract

The circuit detects the telephone line state connected to the facsimile, which operates by detecting the interrupt ring period (being greater than 100 msec.) including in the input signal ring of 100-640 Hz. The circuit comprises a full wave rectifier (510) providing the rectified saw wave after mixing the rectified signal ring and the initial input signal, and a comparator (520) comparing the output of the rectifier to the reference voltage and detecting the interrupt ring period of the signal ring.

Description

신호음 단속 주기 검출회로Beep interruption period detection circuit

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 발명에 따른 블럭도.2 is a block diagram according to the present invention.

제3도는 본 발명에 따른 제2도의 신호음 단속 주기 검출회로(500)의 구체회로도.3 is a specific circuit diagram of the beep intermittent period detection circuit 500 of FIG. 2 according to the present invention.

제4도는 본 발명에 따른 동작 파형도.4 is an operational waveform diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

TDC : 신호음 검출 IC,LIU : 선로인터페이스 유니트TDC: Beep Detection IC, LIU: Line Interface Unit

CPU : 중앙처리장치 M10 : 모뎀 인터페이스회로CPU: Central Processing Unit M10: Modem Interface Circuit

본 발명은 팩시밀리에 있어서 신호음 단속주기 검출회로에 관한 것으로, 특히 팩시밀리에서 상대방 가입자에게 전화를 걸 경우와 문서를 보낼 경우 팩시밀리에 연결된 전화선로의 상태를 팩시밀리가 알기 위해 연결된 전화선로로 입력되는 신호음 (100HZ -640HZ)의 단속주기(100mses이상)를 검출할 수 있는 신호음 단속주기 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a beep intermittent detection circuit for a facsimile, in particular, when a facsimile makes a call to a counterpart subscriber and sends a document, the beeper is input to a telephone line connected to the facsimile to know the status of a telephone line connected to the facsimile. The present invention relates to a signal sound interruption period detection circuit capable of detecting an interruption period (100 mses or more) of 100HZ to 640HZ.

종래의 팩시밀리 시스템에서는 제1도와 같이 신호음 검출 IC(TDC)를 사용하여 일부 국가 및 지역에 만족하도록 하였는데, 이는 특정 주파수의 검출에만 가능하였다. 즉, 상기 신호음 검출 IC(TDC)의 검출주파수는 305HZ-640HZ이였다.In the conventional facsimile system, as shown in FIG. 1, a beep detection IC (TDC) is used to satisfy some countries and regions, which can only detect specific frequencies. That is, the detection frequency of the tone detection IC (TDC) was 305HZ-640HZ.

제1도의 동작을 간략히 기술하면, 선로 인터페이스 유니트(LIU)가 릴레이 (Ry1,Ry2)의 온에 따라 전화선로(L02,L02)로 접속되어 상기 전화선로(L01, L02)로 입력되는 신호음(tone)이 선로 인터페이스 유니트(LIU)를 통해 신호음 검출 IC (TD C)에서 305HZ-640HZ가 검출된다.Briefly describing the operation of FIG. 1, the line interface unit LIU is connected to the telephone lines L02 and L02 in response to the on of the relays Ry1 and Ry2, and the tones are input to the telephone lines L01 and L02. 305HZ-640HZ are detected by the beeper detection IC (TD C) via the Line Interface Unit (LIU).

상기 검출된 신호음이 중앙처리장치(CPU)에 입력되어 톤 종류를 분석하여 전화선로(L01,L02)상태를 감지한다. 상기 중앙처리징치(CPU)의 전화선로 상태 감지에 따라 모뎀 인터페이스 회로(M10)를 통해 상대방측과 시그날링한다.The detected tones are input to the CPU to analyze the tone types to detect the state of the telephone lines L01 and L02. Signaling with the other party through the modem interface circuit (M10) in accordance with the sensing state of the telephone line of the central processing unit (CPU).

그러나 종래는 상기 신호음 검출 IC(TDC)의 검출 주파수가 305HZ- 640HZ로 한계가 있고, 특정국가 및 지역에 따라 제한을 받는 문제점이 있었다.However, conventionally, the detection frequency of the beep detection IC (TDC) is limited to 305HZ-640HZ, and there is a problem of being limited by a specific country and region.

따라서 본 발명의 목적은 입력신호음의 100HZ이상 넓은 주파수 범위도 검출할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of detecting a wide frequency range of 100HZ or more of an input signal sound.

본 발명의 다른 목적은 입력신호음의 단속주기 100ms이상 어떠한 단속주기도 검출할 수 있는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit capable of detecting any interruption period of 100 ms or more.

본 발명의 또 다른 목적은 세계각국 및 지역 규격에 따라 조정으로 어떤 신호음도 검출할 수 있는 회로를 제공함에 있다.It is still another object of the present invention to provide a circuit capable of detecting any beeper by adjustment in accordance with international and regional standards.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 따른 회로도로서, 100는 팩시밀리가 연결되는 교환기 시스템(국설교환기 또는 사설교환기)이고, 200는 상기 교환시스템(100)과 연결되는 팩시밀리 시스템내의 선로라인 인터페이스회로이며, 300는 팩시밀리에 연결된 전화기 또는 팩시밀리 시스템의 일부인 전화기이고, 400은 모뎀 인터페이스회로이다.500은 상기 모뎀 인터페이스회로(400)와 병렬로 연결되며, 상기 선로라인 인터페이스회로 (200)로부터 출력되는 신호음을 검출하는 신호음(tone) 주기 단속 검출회로이고, 600은 팩시밀리 시스템을 콘트롤하는 중앙처리장치이며, 700은 팩시밀리 시스템내의 키 콘트롤하는 키보드이다.2 is a circuit diagram according to the present invention, where 100 is an exchange system (local exchange or private exchange) to which a facsimile is connected, 200 is a line line interface circuit in a facsimile system connected to the exchange system 100, and 300 is a facsimile. A telephone that is connected to the telephone or part of the facsimile system, and 400 is a modem interface circuit. 500 is connected in parallel with the modem interface circuit 400, and a signal tone for detecting a signal sound output from the line line interface circuit 200 ( tone) is a periodic interruption detection circuit, 600 is a central processing unit for controlling the facsimile system, and 700 is a key controlling keyboard in the facsimile system.

본 발명의 실시예를 제2도를 참조하여 간략히 설명하면, 신호음 주기 단속 검출회로(500)는 팩시밀리에 연결된 전화기(300)을 사용하지 않고 키 보드(700)를 이용하여 교환기 시스템(100)을 통해 상대방 가입자를 호출할때와 팩시밀리 시스템이 자동으로 상대방을 호출하여 문서를 보낼때 교환기 시스템(100)의 라인상태를 알기 위해서 사용된다. 예를들면, 상대방 호출시에 상대방이 제3자와 통화중일때는 화주음이라는 신호음이 선로로 입력되고, 팩시밀리 시스템이 상대방을 호출하기 위해서 선로를 잡을때(이용할때)는 교환기 시스템(100)로부터 선로쪽으로 다이얼링하라는 다이얼 신호음이 입력된다.An embodiment of the present invention will be briefly described with reference to FIG. 2, and the beep period intermittent detection circuit 500 uses the key board 700 without using the telephone 300 connected to the facsimile. It is used to know the line status of the exchange system 100 when calling a counterpart subscriber and the facsimile system automatically calling a counterpart and sending a document. For example, when the other party is talking to a third party when the other party is called, a beep tone is input to the line, and when the facsimile system takes the line to call the other party (when using), it is received from the exchange system 100. A dial tone is sounded to dial towards the track.

이러한 신호음 종류가 선로를 통해 입력되면 신호음 단속주기 검출회로(500)에서는 신호음을 검출하여 팩시밀리 콘트롤회로인 중앙처리장치(CPU)로 보내어 신호음 종류를 판단하게 한다.When the type of the beep is input through the line, the beep intermittent period detecting circuit 500 detects the beep and sends the signal to the central processing unit (CPU), which is a facsimile control circuit, to determine the beep type.

제3도는 본 발명에 따른 제2도의 신호음 주기 단속 검출회로(500)의 구체회로도로서, 선로 라인 인터페이스회로(200)의 제1라인(501)을 제1연산증폭기(10)의 비반전단(+)에 연결하고, 제2라인 (502)에 저항(R1,R3)을 연결하며, 상기 저항(R1)을 상기 제 1 연산증폭기(10)의 반전단(-)에 연결하고, 상기 반전단(-)으로부터 다이오드(D1)의 케소드와 저항(R2)을 연결하고 상기 제1연산증폭기(10)의 출력단에 상기 다이오드(D1)의 에노드와 다이오드(D2)의 케소드를 연결하며, 상기 저항(R2)을 상기 다이오드(D2)의 에노드측 노드(A)에 연결하고, 상기 노드(A)로부터 저항(R4)을 연결하며, 상기 저항(R4)으로부터 노드(B)에 제2연산증폭기(20)의 반전단(-)과 캐패시터 (C), 저항(R3,R5)을 연결하며, 상기 제2연산증폭기(20)의 출력단에 상기 캐패시터 (C), 저항(R5)을 연결하고, 제너다이오드(D3)를 연결한 전파 정류회로(510)와, 상기 전파정류회로(510)의 출력단을 제3연산증폭기(30)의 비반전단(+)에 연결하며, 반전단(-)에 저항(R6)과 (R6)에 의한 기준전압이 인가되고 비교회로(520)로 구성된다.FIG. 3 is a detailed circuit diagram of the beep period interruption detecting circuit 500 of FIG. 2 according to the present invention, wherein the first line 501 of the line line interface circuit 200 is connected to the non-inverting stage of the first operational amplifier 10 (+). ), A resistor (R1, R3) is connected to the second line (502), the resistor (R1) is connected to the inverting terminal (-) of the first operational amplifier 10, and the inverting terminal ( -) Connects the cathode of the diode (D1) and the resistor (R2) and the anode of the diode (D1) and the cathode of the diode (D2) to the output terminal of the first operational amplifier 10, A resistor R2 is connected to the node A of the anode side of the diode D2, a resistor R4 is connected from the node A, and a second operation is performed from the resistor R4 to the node B. Connect the inverting terminal (-) of the amplifier 20, the capacitor (C), and the resistors R3 and R5, and connect the capacitor (C) and the resistor R5 to the output terminal of the second operational amplifier 20. , Zener diode (D3) The connected full-wave rectifying circuit 510 and the output terminal of the full-wave rectifying circuit 510 are connected to the non-inverting terminal (+) of the third operational amplifier 30, and the resistors R6 and R6 are connected to the inverting terminal (-). Reference voltage is applied to the comparison circuit 520.

제4도는 본 발명에 따른 제3도의 동작 파형도로서, (4a)는 입력파형이고, (4b)는 다이오드(D2)의 케소드단의 출력 파형도이며, (4c)는 제2연산증폭기(20)의 반전단 (-)의 상태파형이고, (4d)는 제2연산증폭기(20)의 출력단의 출력파형이며, (4e)는 제3연산증폭기(30)의 출력 파형도이다.4 is an operational waveform diagram of FIG. 3 according to the present invention, where 4a is an input waveform, 4b is an output waveform diagram of a cathode of a diode D2, and 4c is a second operational amplifier. 20 is a state waveform of the inverting stage (-), (4d) is an output waveform of the output terminal of the second operational amplifier 20, and (4e) is an output waveform diagram of the third operational amplifier 30.

따라서 본 발명의 구체적 일실시예를 제2도-제4도를 참조하여 상세히 설명하면, 저항(R1)과 (R2)는 입력신호음을 증폭하기 위한 역할을 한다. 증폭도는 A=-R2/R1이다. 제1연산증폭기(10)는 입력신호음이 저항(R1)을 통해 반전단자(-)로 입력되므로 입력신호를 제4도의 동작파형도(4b)와 같이 부호가 반대로 되어 신호가 반전된다. 다이오드(D1)과 (D2)는 입력신호음(4a)이 음(-)의 신호는 동작파형도(4b)와 같이 점선신호는 통과하지 못한다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 2 through 4, and resistors R1 and R2 serve to amplify an input signal sound. The degree of amplification is A = -R2 / R1. Since the input signal sound is input to the inverting terminal (−) through the resistor R1, the first operational amplifier 10 has an inverted sign as shown in the operation waveform diagram 4b of FIG. 4, thereby inverting the signal. In the diodes D1 and D2, the input signal sound 4a is negative and the dashed signal does not pass like the operation waveform diagram 4b.

제1연산증폭기(10)는 입력 신호음을 반전시키고, 반전된 신호는 다이오드(D2)를 통과하면서 반전된 신호의 양(+)의 신호는 다이오드 (D2)를 통과하지 못하므로 동작파형도(4b)와 같은 신호가 회로도의 노드(A)에 나타난다.The first operational amplifier 10 inverts the input signal sound, the inverted signal passes through the diode D2, and the positive signal of the inverted signal does not pass through the diode D2. Signal appears at node A in the circuit diagram.

저항(R4)를 통한 노드(B)에서는 입력신호가 저항(R3)을 거쳐서 오는 신호와 노드(A)에서의 신호가 저항(R4)를 거쳐서 오는 신호가 혼합되므로 제4도의 (4c)와 같이 점선으로 된다. 그러나 연산증폭기의 특성상 제2연산증폭기(20)의 반전단(-)은 가상의 접지가 되므로 실선 파형도처럼 신호는 보이지 않는다.In the node B through the resistor R4, the signal from the input signal passing through the resistor R3 and the signal from the node A passing through the resistor R4 are mixed, as shown in Fig. 4C. It becomes a dotted line. However, due to the characteristics of the operational amplifier, the inverting terminal (-) of the second operational amplifier 20 becomes a virtual ground, so the signal is not visible as in the solid waveform diagram.

제2연산증폭기(20) 역시 입력신호를 반전하므로 출력은 동작파형도(4d)와 같이 양(+)의 신호로 된다. 캐패시터(C)는 출력신호를 충전, 방전을 한다. 상기 제2연산증폭기(20)의 출력은 충, 방전되어 동작파형도(4d)와 같이 평활이 되어 톱니파 모양을 갖는다. 제너다이오드(D3)는 제2연산증폭기(20)의 출력신호 크기를 일정한 레벨 (level) 로 제한한다.Since the second operational amplifier 20 also inverts the input signal, the output becomes a positive signal as in the operation waveform diagram 4d. The capacitor C charges and discharges the output signal. The output of the second operational amplifier 20 is charged and discharged to be smooth as shown in the operating waveform diagram 4d to have a sawtooth wave shape. The zener diode D3 limits the output signal magnitude of the second operational amplifier 20 to a constant level.

상기 (4d)신호의 크기가 노드(D)에서의 기준 전압레벨(level) 이상일때 제3연산증폭기(30)의 출력은 ″하이″상태 파형도(4e)와 같이 된다. 상기 제3연산증폭기 (30)의 비반전단(+)의 입력신호(4d)가 노드(D)에서의 기준전압 이하일때는 파형도 (4e)와 같이 ″로우″상태가 된다.When the magnitude of the signal (4d) is equal to or higher than the reference voltage level at the node D, the output of the third operational amplifier 30 becomes as shown in the "high" state waveform diagram 4e. When the input signal 4d of the non-inverting stage (+) of the third operational amplifier 30 is less than or equal to the reference voltage at the node D, the waveform becomes ″ low ″ as shown in the waveform diagram 4e.

저항(R6)과(R7)은 상기 제3연산증폭기(30)의 반전단(-)의 입력 기준전압을 만들기 위한 전압(Vcc)을 분배 역할을 한다. 상기 제3연산증폭기(30)의 출력은 제4도 (4e)와 같이 입력신호음(4a)의 유무에 따라 입력신호음이 존재할때는 존재하는시간동안 ″하이″상태로 되며, 신호음이 없는 시간동안은 ″로우″상태가 된다.The resistors R6 and R7 share a voltage Vcc for generating an input reference voltage of the inverting terminal (−) of the third operational amplifier 30. The output of the third operational amplifier 30 is in a ″ high ″ state during the time when the input signal sound is present according to the presence or absence of the input signal sound 4a as shown in FIG. It is in a ″ low ″ state.

입력신호음(tone)의 단속주기(유, 무시간)에 따라 제3연산증폭기(30)의 출력은 (4e)와 같이 ″하이″ 상태 또 ″로우″상태로 단속이 되어 중앙처리장치(CPU)로 입력이 된다.The output of the third operational amplifier 30 is interrupted in a `` high '' state or a `` low '' state as shown in (4e) according to the intermittent period of the input tone (whether or not). Will be input.

팩시밀리 시스템 콘트롤인 중앙처리장치(CPU)에서는 (4e)와 같은 신호가 입력되면 ″하이″상태 및 ″로우″상태를 짧은 타임주기로 체크하여 신호음의 유무 및 단속주기를 검출한다. 또한 제3연산증폭기(30)에서는 저항(R6,R7)값을 조정하여 반전단(-) 입력신호 기준 전압을 조정함으로써 입력신호음에 대한 세계 각국의 신호음 규격 레벨에 따라 검출할 수 있다.When a signal such as (4e) is input, the central processing unit (CPU), which is a facsimile system control, checks the "high" state and the "low" state with a short time period to detect the presence or absence of an interruption signal. In addition, in the third operational amplifier 30, the resistance R6 and R7 may be adjusted to adjust the inverting stage (−) input signal reference voltage to detect the input signal to the input signal tones according to the standard level of the tones of various countries.

상술한 바와같이 입력신호음의 100HZ 이상 넓은 주파수 범위도 검출할 수 있고 입력신호음의 단속주기도 100ms이상 어떠한 단속주기도 중앙처리장치(CPU)에서 검출할 수 있으며, 세계각국 규격에 대한 신호음(tone)에 대해서도 저항(R6,R7)을 조정함으로써 쉽게 검출할 수 있는 이점이 있다.As described above, the frequency range of 100HZ or more of the input signal can be detected, the intermittent cycle of the input signal can be detected by the central processing unit (CPU), and any interruption period of 100ms or more can be detected. There is an advantage that can be easily detected by adjusting the resistors R6 and R7.

Claims (3)

팩시밀리 시스템에서 신호음 단속 주기 검출회로에 있어서, 상기 입력되는 신호음을 정류하고 상기 정류한 신호와 상기 초기 입력신호를 평활이 된 톱니파를 발생하는 전파 정류회로(510)와, 상기 전파 정류회로(500)의 출력을 기준전압과 비교하여 신호음 단속주기를 검출하는 비교회로(520)로 구성됨을 특징으로 하는 신호음 단속 주기 검출회로.A signal sound interruption period detecting circuit in a facsimile system, comprising: a full-wave rectifying circuit 510 for rectifying the input signal sound and generating a sawtooth wave that smoothes the rectified signal and the initial input signal, and the full-wave rectifying circuit 500 A beep intermittence period detection circuit, comprising: a comparison circuit (520) for detecting a beep intermittence period by comparing the output of the signal with a reference voltage; 제1항에 있어서, 전파 정류회로(510)가 저항(R1)을 통해 상기 제1연산증폭기 (10)의 반전단(-)에 연결하고, 상기 반전단(-)으로부터 다이오드(D1)의 케소드와 저항(R2)을 연결하고, 상기 제1연산증폭기(10)의 출력단에 상기 다이오드(D1)의 에노드와 다이오드(D2)의 케소드를 연결하며, 상기 저항(R2)을 상기 다이오드(D2)의 에노드측 노드(A)에 연결하고, 상기 노드(A)로부터 저항(R4)을 연결하며, 상기 저항(R4)으로부터 노드(B)에 제2연산증폭기(20)의 반전단(-)과 캐패시터(C), 저항(R3,R5)을 연결하며, 상기 제2연산증폭기(20)의 출력단에 상기 캐패시터(C), 저항(R5)을 연결하고 제너다이오드(D3)를 연결하여 구성됨을 특징으로 하는 신호음 단속 주기 검출회로.The method of claim 1, wherein the full-wave rectifier circuit 510 is connected to the inverting terminal (-) of the first operational amplifier 10 through a resistor (R1), the cable of the diode (D1) from the inverting terminal (-) Connect the sword and the resistor (R2), and connect the anode of the diode (D1) and the cathode of the diode (D2) to the output terminal of the first operational amplifier 10, the resistor (R2) is connected to the diode ( A node A of D2), a resistor R4 connected from the node A, and an inverting end of the second operational amplifier 20 from the resistor R4 to the node B; -) And capacitor (C) and resistors (R3, R5) are connected, and the capacitor (C) and resistor (R5) are connected to the output terminal of the second operational amplifier (20) and a zener diode (D3) is connected. A beep intermittent period detection circuit, characterized in that the configuration. 제1항에 있어서, 비교회로(520)가 상기 전파 정류회로(510)의 출력단을 제3연산증폭기(30)의 비반전단(+)에 연결하고 상기 제3연산증폭기(30)의 반전단(-)에 저항(R6,R7)에 의한 분압전압이 인가되도록 구성됨을 특징으로 하는 신호음 단속 주기 검출회로.The method of claim 1, wherein the comparison circuit 520 is connected to the output terminal of the full-wave rectifying circuit 510 to the non-inverting terminal (+) of the third operational amplifier 30 and the inverted end (3) of the third operational amplifier 30 A beep intermittence period detection circuit, characterized in that the divided voltage by the resistor (R6, R7) is applied to-).
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