Claims (5)
제1 및 제2의 연산증폭기(V1,V2)를 가지며, 각각의 출력의 반전 입력으로 궤환되고, 제1의 연산증폭기(V1)의 입력에 입력전압(UE)이 제공되는 샘플 및 홀드회로에 있어서, 상기 그 연산증폭기(V1,V2) 사이에 2개의 커패시터(C1,C2)가 제공되고, 하나의 커패시터는 제1의 연산증폭기(V1)의 출력에, 다른 커패시터는 제2의 연산증폭기(V2)의 입력에 교대로 연결되는 것을 특징으로 하는 샘플 및 홀드회로.Samples having first and second operational amplifiers V 1 and V 2 , fed back to inverting inputs of respective outputs, and provided with an input voltage U E at the input of the first operational amplifier V 1 . And in the hold circuit, two capacitors (C 1 , C 2 ) are provided between the operational amplifiers (V 1 , V 2 ), and one capacitor is provided at the output of the first operational amplifier (V 1 ), And the other capacitor is alternately connected to the input of the second operational amplifier (V 2 ).
제1항에 있어서, 제1의 연산증폭기(V1)의 출력은 제1 및 제2의 제어 가능한 스위치(S1,S2)의 입력에 연결되고, 제1의 제어 가능한 스위치(S1)의 출력은 제3의 제어 가능한 스위치(S2)의 입력에 연결되고 커패시터(C1)를 거쳐 기준 전위에 연결되고 제2의 제어 가능한 스위치(S3)의 출력은 제4의 제어 가능한 스위치(S4)의 입력에 연결되고 커패시터(C2)를 거쳐 기준 전위에 연결되고, 제1 및 제4의 제어 가능한 스위치(S1,S4)는 제2 및 제3의 제어 가능한 스위치(S3,S2)의 쌍으로 교대로 개방 및 단락을 실행하는 것을 특징으로 하는 샘플 및 홀드회로.The output of the first operational amplifier (V 1 ) is connected to the inputs of the first and second controllable switches (S 1, S 2 ), and the first controllable switch (S 1 ). The output of is connected to the input of the third controllable switch S 2 and is connected to the reference potential via a capacitor C 1 and the output of the second controllable switch S 3 is the fourth controllable switch ( S 4 ) and to a reference potential via a capacitor C 2 , wherein the first and fourth controllable switches S 1, S 4 are second and third controllable switches S 3. And S 2 ) alternating open and short circuits.
제2항에 있어서, 제1 및 제4의 제어 가능한 스위치(S1,S4)의 상호 연결된 제어 입력은 제2 및 제3의 제어 가능한 스위치(S3,S2)의 상호 연결된 제어 입력에 대해 역으로 트리거되는 것을 특징으로 하는 샘플 및 홀드회로.The interconnected control inputs of the first and fourth controllable switches S 1, S 4 are connected to the interconnected control inputs of the second and third controllable switches S 3, S 2 . Sample and hold circuit, characterized in that triggered inversely.
제2항 또는 제3항에 있어서, 제1 및 제4의 제어 가능한 스위치(S1,S4)의 상호 연결된 제어입력은 주파수 분할기의 비반전 출력에 연결되고, 제2 및 제3의 제어 가능한 스위치(S3,S2)는 주파수 분할기의 반전 출력에 연결되는 것을 특징으로 하는 샘플 및 홀드회로.4. The control circuit according to claim 2 or 3, wherein the interconnected control inputs of the first and fourth controllable switches (S 1, S 4 ) are connected to the non-inverting outputs of the frequency divider and the second and third controllable. Sample and hold circuit, characterized in that the switch (S 3, S 2 ) is connected to the inverting output of the frequency divider.
제4항에 있어서, 제1 및 제4의 제어 가능한 스위치(S1,S4)의 제어 입력은 플립플롭(FF)의 Q출력에 연결되고 제2 및 제3의 제어 가능한 스위치(S3,S2)의 제어 입력은 플립플롭(FF)의 Q출력에 연결되고, 플립플롭(FF)의 입력에는 주사펄스(P)가 제공되는 것을 특징으로 하는 샘플 및 홀드회로.5. The control input of claim 4, wherein the control inputs of the first and fourth controllable switches S 1, S 4 are connected to the Q outputs of the flip-flop FF and the second and third controllable switches S 3, The control input of S 2 ) is connected to the Q output of the flip-flop (FF), and the scan pulse (P) is provided to the input of the flip-flop (FF).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.