Claims (1)
퍼스널 컴퓨터(1)로 부터의 어드레스신호(ADDR)로 데이타 신호(DATA)는 두 공유램(6),(7)의 어드레스단자(ADD)및 입출력단자(I/O)에 인가되도록 하고, 퍼스널 컴퓨터(1)로 부터의 읽기신호(RD)는 두 공유램(6),(7)의 출력 인에이블단자에 인가되는 동시에 인버터(I1)를 거친후 타측으로 읽기신호(WR)가 인가되는 OR게이트(01)를 경유하여 읽기쓰기 단자에 인가되도록 하며, 디코더(4)를 경유한 짝수 어드레스 선택신호(EVEN SRAM)와 홀수 어드레스 선택신호(ADD SRAM)는 두 공유램(6),(7)의 출력인에이블 단자에 직접 인가되면서 인버터(I3)를 경유한 후 메모리 쓰기신호(IBMEMW)가 타측으로 인가되는 OR게이트(O4)를 경유하여 두 공유램(6),(7)의 읽기쓰기 단자로 인가되도록 하고, 필드버스 인터페이스 보드(2)로 부터의 어드레스 신호(IBA) 및 데이타 신호(IBD)는 두 공유램(6),(7)의 어드레스 단자(ADD1)및 입출력단자(I/O1)에 각각 인가되도록 하며, 디코더(5)를 경유한 칩선택 신호(IBCS)가 직접 인가되면서 최하위 어드레스 신호(IBA0)가 직접 또는 인버터(I2)를 거쳐 인가되는 OR게이트(O2),(O3)에서는 두 공유램(6),(7)의 칩선택 단자(CE1)에 각각 인가되도록 하고, 두 공유램(6),(7)의 출력단(BUSY1),(BUSY1)에서는 각각 AND게이트(A1),(A2)를 거쳐 퍼스널 컴퓨터(1)와 필드버스 인터페이스 보드(2)로 준비 신호(RDY),(LBRDY)를 출력하도록 구성됨을 특징으로 하는 필드버스 인터페이스 보드와 퍼스널 컴퓨터와의 접속회로.The address signal ADDR from the personal computer 1 causes the data signal DATA to be applied to the address terminals ADD and the input / output terminals I / O of the two shared RAMs 6 and 7. The read signal RD from the computer 1 is the output enable terminal of the two shared RAMs 6 and 7. Read write terminal via OR gate (01) which is applied at the same time and goes through inverter (I1) and then read signal (WR) is applied to the other side. The even address selection signal (EVEN SRAM) and the odd address selection signal (ADD SRAM) via the decoder 4 are output enable terminals of the two shared RAMs 6 and 7. Directly applied to the read / write terminals of the two shared RAMs 6 and 7 via the OR gate O4 to which the memory write signal IBMEMW is applied to the other side after being directly applied to the inverter I3. The address signal IBA and the data signal IBD from the fieldbus interface board 2 are connected to the address terminals ADD1 and I / O1 of the two shared RAMs 6 and 7. OR gates O2 and O3 applied to the chip select signal IBCS directly through the decoder 5 while the lowest address signal IBA0 is applied directly or via an inverter I2. Is applied to the chip select terminals CE1 of the two shared RAMs 6 and 7, respectively. In the output terminals BUSY1 and BUSY1 of the two shared RAMs 6 and 7, respectively, the AND gate A1 is applied. A circuit for connecting the fieldbus interface board and the personal computer, characterized in that for outputting the ready signals RDY and LBRDY to the personal computer 1 and the fieldbus interface board 2 via A2.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.