Claims (3)
데이타가 저장되는 셀어레이(11), 상기 셀어레이(11)의 비트선에 연결되고 비트선 격리인애이블 신(ø1)의제어에 따라 비트선을 격리시켜 빠른 센싱동작을 하도록 하는 비트선 격리수단(12), 상기 비트선 격리수단(12)에 연결되고 센스증폭인에이블신호(øSE)의 제어에 따라 센싱기능을 하는 주센스증폭수단(13), 상기 주센스 증폭수단(13)과 데이타 입출력선(I/O,I/O)에 연결되고 열디코더 출력제어신호(Yi)의 제어에 따라 입출력기능을 하는 입출력수단(14), 상기 셀어레이 (11)의 비트선에 연결되어 제1 및 제2프리차지 신호(øp, Vp)의 제어에 따라 프리차지 시키는 프리차지 수단(15)을 포함하여 구성되는 DRAM에 있어서; 상기 셀어레이 (11)의 비트선과 프리차지 수단(15)에 연결되고 상기 센스증폭인에이블 신호(øSE)의 제어에 따라 상기 비트선 격리수단(12)동작이후의 상기 셀어레이(11)의 비트선을 센싱하는 기능을 하는 부센스증폭수단(16)을 부가하여 구성하는 것을 특징으로 하는 DRAM.Bit line isolation means connected to the cell array 11 storing the data and the bit line of the cell array 11 to isolate the bit line under the control of the bit line isolation enable scene ø1 for fast sensing operation. (12) main sense amplification means (13) connected to the bit line isolation means (12) and having a sensing function under control of a sense amplification enable signal (? SE); An input / output means 14 connected to the lines I / O and I / O and performing an input / output function according to the control of the column decoder output control signal Yi, and connected to a bit line of the cell array 11. 10. A DRAM comprising: precharge means 15 for precharging under control of second precharge signals? P and Vp; Bits of the cell array 11 connected to the bit lines of the cell array 11 and the precharge means 15 and after the bit line isolation means 12 are operated under the control of the sense amplification enable signal? SE. And a boost amplification means (16) for sensing a line.
제1항에 있어서, 상기 부샌스 증폭수단(16)은 상기 셀어레이 (11)의 비트선에 크로스커플드되어 게이트 및 드레인이 연결되고 상기 센스증폭 인에이블 신호(øSE)출력단에 소오스가 연결된 n채널 MOSFET(Q24,Q25)로 구성되는 것을 특징으로 하는 DRAM.The n-th output terminal of claim 1, wherein the sub-sense amplifying means (16) is cross-coupled to a bit line of the cell array (11) so that a gate and a drain are connected and a source is connected to an output terminal of the sense amplified enable signal (SE) DRAM comprising channel MOSFETs (Q24, Q25).
제1항에 있어서, 상기 프로차지 수단(15)은 상기 부센스 증폭수단(16)에 소오스 및 드레인이 연결되고 제1프리차지 신호(øP)의 출력단에 게이트가 연결된 n채널 MOSFET(Q23)로 구성된 전압등화 수단과, 상기 전압등화수단의 소오스 및 드레인에 소오스가 연결되고 상기 제1프리차지신호(øO)출력단에 게이트가 연결되고 상기 제2프리차지신호(VP)출력단에 드레인이 연결된 n채널 MOSFET(Q21,Q22)로 구성된 프리차지 전압전달 수단으로 구성되는 것을 특징으로 하는 DRAM.The n-channel MOSFET (Q23) of claim 1, wherein the procharge means (15) is a source and a drain connected to the subsense amplification means (16) and a gate connected to an output terminal of the first precharge signal (øP). N-channel having a configured voltage equalizing means, a source connected to a source and a drain of the voltage equalizing means, a gate connected to the first precharge signal (OO) output terminal, and a drain connected to the second precharge signal (VP) output terminal. DRAM comprising precharge voltage transfer means composed of MOSFETs Q21 and Q22.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.