KR920010552B1 - Adapter for processing unit - Google Patents
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Abstract
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Description
제1도는 본원 발명의 실시예에 있어서의 어댑터의 개략구성 및 그 정보처리장치와 관계를 나타낸 블록도.1 is a block diagram showing a schematic configuration of an adapter and an information processing apparatus thereof in an embodiment of the present invention.
제2도는 본원 발명에 의한 정보처리스템의 실시예의 블록도.2 is a block diagram of an embodiment of an information processing system according to the present invention.
제3도는 제2도의 시스템의 서포트하는 어댑터종류의 설명도.3 is an explanatory diagram of the types of adapters supported by the system of FIG.
제4도는 제2도의 시스템의 각 슬롯대응의 할당어드레스의 설명도.4 is an explanatory diagram of allocation addresses corresponding to respective slots of the system of FIG.
제5도는 제1도의 어드레스할당부의 각 슬롯대응의 출력의 설명도.5 is an explanatory diagram of outputs corresponding to respective slots in the address assignment unit of FIG.
제6도는 제2도의 시스템의 구성확인등록 내용의 설명도.6 is an explanatory diagram of the configuration confirmation registration contents of the system of FIG.
제7도는 제1도의 어드레스할당부의 다른 구성예의 설명도.7 is an explanatory diagram of another configuration example of the address assignment unit in FIG.
제8도는 시스템구성확인시의 프로세서의 처리수준을 나타낸 플로차트.8 is a flowchart showing the processing level of a processor when checking the system configuration.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : 어댑터 2 : 슬롯1: adapter 2: slot
3 : 어드레스버스 4 : 데이터버스3: address bus 4: data bus
5 : 콘트롤버스 6 : 어드레스할당부5: Control Bus 6: Address Assignment
7 : 비교부 8 : 디코더7: comparison unit 8: decoder
9 : I/O제어부 10 : 어댑터, ID발생부9: I / O controller 10: adapter, ID generator
11 : 출력게이트 12 : 플로세서11 output gate 12 processor
13 : 메모리 14 : 슬롯 #013: memory 14: slot # 0
15 : 슬롯 #1 16 : 슬롯 #215: Slot # 1 16: Slot # 2
17 : 슬롯 #3 a,b : 단자17: slot # 3 a, b: terminal
본원 발명은 정보처리장치에 배설된 슬롯중 하나에 탑재된 어댑터 및 어댑터의 어드레스할당방법에 관한 것이다.The present invention relates to an adapter mounted in one of slots arranged in an information processing apparatus and an address assignment method of the adapter.
종래, 단말장치 등의 정보처리스스템에서는 사용자의 여러 가지 요청에 부응하기 위해 법용 인터페이스를 서포트하는 여러가지 어댑터를 준비하고 있으며, 이들 어댑터의 임의의 조합을 각각 임의의 슬롯에 탑재가능하게 되어 있다.Background Art Conventionally, information processing systems such as terminal devices have prepared various adapters supporting legal interfaces in order to respond to various requests of users, and any combination of these adapters can be mounted in any slot.
이와 같은 임의의 슬롯에 임의의 종류의 어댑터를 탑재가능하게 한 시스템에서는, 각 슬롯에 탑재된 어댑터 종류나 어댑터의 조합 즉 시스템 구성에 따라서 인터럽트 우선제어, DMA우선제어 등의 정보를 설정할 필요가 있다. 그러므로, 일본국 특개소 61(1986)-220054호 공보 등에 개시된 예에서는 미리 각 슬롯에 고유의 번호를 물리적으로 할당해 두고, 고유의 어드레스공간의 각 어댑터 종류에 할당되어 있다. 시스템구성 확인에 있어서, 프로세서가 모든 어댑터 종류의 어드레스를 순차 엑세스한다. 프로세서가 액세스한 어댑터가 임의의 한 슬롯에 탑재되면, 어댑터는 슬롯에 할당된 번호를 프로세서에 출력한다. 이와 같이, 프로세서는 실제로 슬롯에 탑재되어 있는 어댑터 종류와 그 슬롯위치를 확인하고, 이 확인결과에 따라 자동적으로 상기 우선제어 등의 정보를 설정가능하게 하고 있다.In a system in which an arbitrary type of adapter can be mounted in such an arbitrary slot, information such as interrupt priority control and DMA priority control must be set according to the adapter type or the combination of adapters mounted in each slot, that is, the system configuration. . Therefore, in the example disclosed in Japanese Patent Laid-Open No. 61 (1986) -220054, the unique number is physically assigned to each slot in advance, and assigned to each type of adapter in the unique address space. In checking the system configuration, the processor sequentially accesses the addresses of all adapter types. When the adapter accessed by the processor is mounted in any one slot, the adapter outputs the number assigned to the slot to the processor. In this way, the processor confirms the type of the adapter actually mounted in the slot and its slot position, and automatically sets the information such as the priority control according to the result of the confirmation.
그러나, 근년 출현한 워크스테이션과 같은 고성능, 고기능 또한 고 속의 단말장치에 있어서는 매우 많은 종류의 외부 디바이스의 접속을 가능하게 한 것이 많다. 이와 같은 외부디바이스로서는 예를들면 프린터장치, 외부장착 하드디스크장치, 외부장착 플로피지스크장치., 모뎀(modem),카드리더, 라이트펜(light pen)등을 들수 있다. 이들 외부 디바이스는 일반적으로 RS-232C, GPIB, SCSI등의 이른바 벙용 인터페이스에 의해 워크스테이션에 접속된다.However, in recent years, high-performance, high-performance and high-speed terminal devices such as workstations have made it possible to connect a large number of external devices. Examples of such external devices include printer devices, externally mounted hard disk devices, externally mounted floppy disk devices, modems, card readers, light pens, and the like. These external devices are typically connected to workstations via so-called interface interfaces such as RS-232C, GPIB, and SCSI.
따라서, 상기 외부 디바이스를 보수 접속하기 위하여는 범용 인터페이스를 서포트하는 어댑터를 몇개든지 탑재할 수 있는 것이 필요해진다.Therefore, in order to repair and connect the external device, it is necessary to be able to mount any number of adapters that support the universal interface.
그러나, 종래의 단말장치에서는 각 슬롯에 탑재되어 있는 어댑터에 대한 시스템 구성을 확인하기 위해, 전술한 바와 같이 각 어댑터 종류에 어드레스를 고유로 할당하고 있으므로, 동일 종류의 어댑터를 복수 탑재할 수 없었다. 이 문제를 해결하기 위해서, 어드레스를 변경한 동일 종류의 어댑터를 복수에 개발하는 것은 불가능하지 않지만, 실질적으로 어댑터의 종류가 증가하고, 할당가능한 어드레스공간이 부족할 염려가 있다. 또, 어댑터의 조합 등에 의한 관리가 복잡하게 된다는 새로운 문제도 생긴다.However, in the conventional terminal device, in order to confirm the system configuration of the adapter mounted in each slot, an address is uniquely assigned to each adapter type as described above, and thus, a plurality of adapters of the same type cannot be mounted. In order to solve this problem, it is not impossible to develop a plurality of adapters of the same type having changed addresses, but there is a fear that the types of adapters increase substantially and the addressable address space may be insufficient. In addition, a new problem arises that the management by the combination of the adapters is complicated.
또한 상기 일본국 특개소 공보에 기재된 탑재어댑터의 구성확인 방식에서는, 어댑터 고유로 할당된 어드레스를 순차 엑세스함으로써 탑재어댑터를 확인하고 있으므로, 어댑터 종류가 증가할수록 확인회수가 증가한다는 문제도 있었다.In addition, in the configuration confirmation method of the onboard adapter described in the Japanese Laid-Open Patent Publication, the onboard adapter is confirmed by sequentially accessing an address uniquely assigned to the adapter. Therefore, there is a problem that the number of confirmations increases as the type of adapter increases.
본원 발명의 목적은 복수의 슬롯에 동일 종류의 어댑터를 탑재가능하게 하는 정보처리 시스템에 있어서의 어댑터 및 어댑터의 어드레스할당방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an adapter and an address assignment method of an adapter in an information processing system capable of mounting the same type of adapter in a plurality of slots.
본원 발명의 다른 목적은 어댑터 종류가 증가해도 어드레스 공간이 부족하지 않은 정보처리시스템에 있어서의 어댑터 및 어댑처의 어드레스할당방법을 제공하는데 있다.Another object of the present invention is to provide an address assignment method for adapters and adapters in an information processing system in which the address space is not insufficient even if the number of adapters increases.
본원 발명의 또 다른 목적은 각 슬롯에 탑재되어 있는 어댑터에 관한 시스템구성의 확인을 간단하게 할 수 있는 정보처리시스템에 있어서의 어댑터 및 어댑터의 어드레스할당방법을 제공하는데 있다.It is still another object of the present invention to provide an adapter and an adapter address assignment method in an information processing system that can easily confirm the system configuration of an adapter mounted in each slot.
본원 발명에 의하면, 정보처리장치에 배설된 복수의 슬롯중 하나에 탑재된 어댑터에 있어서, 어댑터에 있어서, 어댑터가 탑재된 슬롯으로부터 이 슬롯 ID신호를 수신하는 접촉수단과, 상기 슬롯 ID신호에 따라서 자체에 할당하는 어드레스를 발생하는 어드레스할당수단과, 자체의 어댑터 ID신호를 발생하는 어댑터 ID신호발생수단과, 상기 정보처리장치로부터의 요구에 따라서 상기 어댑터 ID신호를 상기 정보처리장치에 출력하는 제어수단을 구비한 것을 특징으로 하는 어댑터를 제공한다.According to the present invention, in an adapter mounted in one of a plurality of slots arranged in an information processing apparatus, the adapter includes contacting means for receiving the slot ID signal from the slot in which the adapter is mounted, and according to the slot ID signal. Address assignment means for generating an address assigned to itself, adapter ID signal generation means for generating an adapter ID signal of its own, and control for outputting the adapter ID signal to the information processing device in response to a request from the information processing device. It provides an adapter characterized by having a means.
본원 발명의 다른 특징에 의하면, 정보처리장치에 배설된 복수의 슬롯중 하나에 탑재된 어댑터에 있어서, 임의의 슬롯으로부터 이 슬롯 ID신호를 수신하는 접속수단과, 상기 슬롯 ID신호에 따라서 자체에 할당하는 어드레스를 발생하는 어드레스할당수단과, 이 어드레스할당수단의 출력어드레스를 상기 정보처리장치로부터의 어드레스의 일부와 비교하는 비교수단과, 이 비교수단의 일치출력에 의해 인에이블되고, 상기 정보처리 장치로부터의 어드레스의 다른 부분의 내용을 해독하는 디코더수단과, 자체의 어댑터 ID신호를 발생하는 어댑터 ID신호발생수단과, 상기 디코더수단의 해독결과에 따라서 이 어댑터의 기능을 실행하며, 또는 상기 어댑터 ID신호를 상기 정보처리장치에 출력하는 제어수단을 구비한 것을 특징으로 하는 어댑터를 제공한다.According to another feature of the present invention, in an adapter mounted in one of a plurality of slots arranged in an information processing apparatus, connection means for receiving the slot ID signal from an arbitrary slot and assigning itself to the slot ID signal according to the slot ID signal. Address assignment means for generating an address to be compared, comparison means for comparing the output address of the address assignment means with a part of the address from the information processing apparatus, and the coincidence output of the comparison means, and enabling the information processing apparatus. The decoder means for decoding the contents of the other part of the address from the adapter, the adapter ID signal generating means for generating its own adapter ID signal, and the adapter function according to the decoding result of the decoder means, or the adapter ID. An adapter comprising a control means for outputting a signal to the information processing apparatus.
또한, 본원 발명에 의하면, 정보처리장치에 배설된 슬롯에 탑재된 어댑터의 어드레스할당방법에 있어서, 미리 각 슬롯에 별개의 어드레스공간을 할당해 두고, 어댑터를 어느 하나의 슬롯에 제하면 이 슬롯에 할당 된 어드레스공간을 이 슬롯에 탑재된 어댑터 할당하는 것을 특징으로 하는 어댑터의 어드레스할당방법을 제공한다.In addition, according to the present invention, in the address assignment method of the adapter mounted in the slot disposed in the information processing apparatus, a separate address space is allocated to each slot in advance, and when the adapter is removed from any one slot, An adapter address allocation method is provided, which allocates an allocated address space to an adapter mounted in this slot.
본원 발명에서는 어댑터의 종류에 대응하여 어댑터할당어드레스를 정하는 것이 아니고, 슬롯에 대응하여 어댑터할당어드레스를 정하도록 하였다. 이로써, 모든 어댑터 종류에 고유의 어드레스를 할당할 수는 없지만, 원래 1대의 정보처리장치에 동시에 탑재할 수 있는 어댑터의 수는 슬롯의 수는 슬롯의 수에 한정되므로, 하등 지장은 없다. 뿐만 아니라, 슬롯마다 어댑터할당어드레스가 다르므로, 동일 종류의 어댑터의 복수 탑재가 가능하게 된다.In the present invention, the adapter assignment address is not determined corresponding to the type of the adapter, but the adapter assignment address is determined corresponding to the slot. As a result, a unique address cannot be assigned to all types of adapters. However, since the number of slots is limited to the number of slots, the number of adapters that can be originally mounted on one information processing apparatus at the same time is no problem. In addition, since the adapter assignment address is different for each slot, a plurality of adapters of the same type can be mounted.
또, 같은 이유로 즉 슬롯마다 어댑터할당어드레스를 정하도록 함으로써, 어댑터 종류의 신규 개발에 의해 어댑터 종류가 증가한 경우에도, 그 새로운 어댑터 종류에 대해 새로운 어드레스 공간을 할당할 필요가 없으므로, 어드레스영역의 부족을 초래하는 일이 없다.In addition, by assigning an adapter allocation address to each slot for the same reason, even if the adapter type is increased due to the new development of the adapter type, a new address space does not need to be allocated for the new adapter type, thereby eliminating a shortage of address space. There is nothing to bring about.
또한, 각 슬롯에 어댑터할당어드레스가 대응하고 있으므로, 정보처리장치는 액세스하는 어드레스에 의해 슬롯을 특정할 수 있다. 한편, 각 슬롯에 어느 어댑터 종류가 탑재되어 있는지를 확인하기위해 상기 각 슬롯에 대응한 어댑터할당어드레스를 순차 액세스한다. 액세스한 슬롯에 어느 하나의 어댑터가 탑재되어 있으면, 그 어댑터가 자체의 어댑터 종류를 표시하는 어댑터식별정보(신호)를 반송하므로, 이것에 의해 그 슬롯에 탑재되어 있는 어댑터 종류를 인신할 수 있다. 액세스한 슬롯으로부터 소정 시간이상 응답이 없는 경우에는 그 슬롯에는 어댑터가 미탑재(未搭載)라는 것을 알 수 있다.In addition, since the adapter assignment address corresponds to each slot, the information processing apparatus can specify the slot by the address to be accessed. On the other hand, in order to check which adapter type is mounted in each slot, the adapter assignment address corresponding to each slot is sequentially accessed. If any of the adapters are mounted in the accessed slot, the adapter carries adapter identification information (signal) indicating the adapter type of the adapter, so that the adapter type mounted in the slot can be trafficked. If there is no response for a predetermined time from the accessed slot, it can be seen that the adapter is not loaded in the slot.
이와 같은 본원 발명에 의한 시스템구성확인방법은, 종래의 시스템구성확인방법이 어댑터 종류에 할당된 어드레스를 순차 액세스하여, 그 어댑터가 탑재되어 있는 슬롯을 확인하는 것이엇는데 대해, 역으로 슬롯에 할당된 어드레스를 순차 액세스하여, 슬롯에 탑재되어 있는 어댑터종류를 확인하는 것이라고 할 수 있다. 통상, 슬롯의 수는 어댑터종류의 수보다 충분히 작으므로, 종래에는 액세스회수가 많을 뿐만 아니라, 그 대부분이 미탑재인데 대해, 본원 발명에서는 액세스회수가 적고, 또한 미탑재의 수가 더욱 작다. 따라서, 시스템구성확인처리가 간단하고도 신속하게 된다.In the system configuration confirmation method according to the present invention, the conventional system configuration confirmation method sequentially accesses an address assigned to an adapter type and checks a slot in which the adapter is mounted. It can be said that the type of adapter mounted in the slot is checked by sequentially accessing the addresses. In general, since the number of slots is sufficiently smaller than the number of adapter types, conventionally, not only the number of accesses is large, but most of them are not mounted, but in the present invention, the number of accesses is small and the number of unmounted is further smaller. Therefore, the system configuration confirmation process is simple and quick.
다음에, 본원 발명의 일실시예에 대해 도면을 참조하면서 상세하게 설명한다.Next, an embodiment of the present invention will be described in detail with reference to the drawings.
제2조에 본원 발명에 의한 정보처리시스템의 개략 구성예를 나타낸다. 이 시스템은 버스에 의해 서로 접속된 프로세서(12), 메모리(13) 및 4개의 슬롯(14)∼(17)으로 이루어진 정보처리장치와, 본 시스템이 서포트하는 어댑터 종류군??A-Z(제3도)중 슬롯에 탑재되는 임의의 어댑터에 의해 구성된다. 동일 종류의 복수의 어댑터의 탑재도 허용된다. 본 실시예에서는 슬롯(14) 및 (17)에 어댑터 C가 2매, 슬롯(15)에 어댑터 Z가 1매 각각 탑재되어 있는 것으로 한다. 각 슬롯(14)∼(17)은 어댑터와의 접속을 위한 단자 a,b를 갖는다.In Fig. 2, a schematic structural example of the information processing system according to the present invention is shown. The system comprises an information processing device comprising a processor 12, a memory 13, and four slots 14 to 17 connected to each other by a bus, and an adapter type group AZ (the third supported by the system). Is constituted by any adapter mounted in the slot. It is also possible to mount multiple adapters of the same type. In this embodiment, it is assumed that two adapters C are mounted in the slots 14 and 17, and one adapter Z is mounted in the slot 15, respectively. Each slot 14 to 17 has terminals a and b for connection with an adapter.
이 각 단자는 각각 고전위레벨 또는 저전위레벨의 어느 하나에 접속된다. 여기서는, 제2도에 도시한 바와 같이 접지 또는 저항을 통한 5볼트전위에의 접속을 조합함으로써, 각 슬롯에 고유의 번호를 붙이고 있다(즉 슬롯(14)∼(17)에는 각각 #0∼#3의 번호가 붙어 있다. 이 경우, 단자 a,b의 전위의 조합임 슬롯식별신호가 된다. 그리고, 여기서는 4개의 슬롯을 가진 경우를 예로 하였으므로, 각 슬롯의 단자수는 2개이지만 슬롯수가 이보다 많은 경우에는 단자수도 증가시키면 된다.Each of these terminals is connected to either a high potential level or a low potential level, respectively. In this case, as shown in FIG. 2, a unique number is assigned to each slot by combining the connection to the 5-volt potential through ground or a resistor (that is, the slots 14 to 17 are respectively # 0 to ##). In this case, this is a combination of potentials of terminals a and b, which is a slot identification signal.In this example, the case of having four slots is used as an example. In many cases, the number of terminals may also be increased.
제1도에, 제2도의 시스템에 있어서의 하나의 슬롯(2)(슬롯(14)∼(17)중 어느 하나에 대응)에 본원 발명에 의한 어댑터(1)를 탑재한 형태를 나타낸다.FIG. 1 shows a form in which the adapter 1 according to the present invention is mounted in one slot 2 (corresponding to any one of the slots 14 to 17) in the system of FIG.
어댑터(1)는 슬롯(2)을 통해 정보처리장치의 어드레스버스(3), 데이터버스(4) 및 콘트롤버스(5)에 접속되어 있다. 어댑터(1)는 탑재된 슬롯의 슬롯식별신호에 따라서 할당어드레스정보(100)를 발생하는 어드레스할당부(6), 어드레스버스(3)로부터의 어드레스정보(102)의 일부(상위비트)를 어드레스할당부(6)의 출력(100)과 비교하는 비교부(7), 이 비교부(7)의 일치출력에 의해 인에이불(enable)되어서, 어드레스버스(3)로부터의 어드레스정보(102)의 다른 일부(하위비트)를 디코드하는 디코더(8), 어댑터(1)의 기능을 수행하도록 이디코더(8)의 출력에 따라 어댑터(1)를 제어하는 I/O제어부(9), 이 어댑터의 종류를 표시하는 코드인 어댑터 ID를 발생하는 어댑터 ID발생부(10), I/O제어부(9)에 의해 인에이블되어 어댑터 ID를 데이터버스(4)에 출력하는 출력게이트(11) 및 이 어댑터 본래의 기능에 필요한 기능블록(도시하지 않음)에 의해 구성된다.The adapter 1 is connected to the address bus 3, the data bus 4 and the control bus 5 of the information processing apparatus via the slot 2. The adapter 1 addresses an address allocator 6 for generating the allocation address information 100 and a part (high bit) of the address information 102 from the address bus 3 in accordance with the slot identification signal of the mounted slot. The comparison unit 7 which compares with the output 100 of the allocation unit 6, is enabled by the coincidence output of the comparison unit 7, and the address information 102 from the address bus 3 is enabled. A decoder 8 for decoding the other part (low bit) of the I / O controller 9 for controlling the adapter 1 according to the output of the decoder 8 to perform the function of the adapter 1, the adapter The adapter ID generating unit 10 for generating an adapter ID, which is a code indicating the type of the signal, and the output gate 11 which is enabled by the I / O control unit 9 and outputs the adapter ID to the data bus 4 and the same. It is constituted by functional blocks (not shown) necessary for the original functions of the adapter.
각 슬롯(#0∼#3)에는 미리 제4도에 도시한 바와 같은 고유의 어드레스(어드레스공간)가 할당되어 있다. 이 도면중, 첨자 H는 16진수를 표시한다. 각 슬롯의 할당어드레스는 제5도에 도시한 바와 같이 상위 6비트(215∼210)의 어드레스정보(102)에 의해 구별된다. 그래서, 각 어댑터(1)에는 어드레스할당부(6)를 내장하고, 이것에 의해 각 슬롯에 할당된 단자 a,b의 전위의 조합에 따라 대응하는 어드레스정보(100)를 발생하도록 하고 있다. 이 어드레스할당부(6)는 조합논리회로, ROM테이블 등 일정한 입력비트에 대해 일정한 출력비트를 발생하는 것이면 된다. 제5도에 도시한 예에서는 단자a,b의 2비트입력과, 이것에 대한 어드레스정보(100)의 하위비트가 동일하므로, 어드레스정보(100)의 하위 2비트로서 입력비트를 그대로 사용하고, 출력의 상위 4비트를 일정한 전위에 고정하면 된다. 이 어드레스정보(100)는 비교부(7)의 한쪽의 입력단에 입력된다.∼Each slot # 0 to # 3 is assigned with a unique address (address space) as shown in FIG. In this figure, the subscript H represents a hexadecimal number. The allocation addresses of the slots are distinguished by the address information 102 of the upper six bits (2 15 to 2 10 ) as shown in FIG. Therefore, each of the adapters 1 incorporates an address assignment unit 6, thereby generating corresponding address information 100 in accordance with the combination of the potentials of the terminals a and b assigned to each slot. The address allocating section 6 only needs to generate a constant output bit for a constant input bit such as a combinational logic circuit or a ROM table. In the example shown in FIG. 5, since the two-bit inputs of the terminals a and b and the lower bits of the address information 100 are the same, the input bits are used as they are as the lower two bits of the address information 100. The upper four bits of the output can be fixed at a constant potential. This address information 100 is input to one input terminal of the comparison unit 7.
한편, 어드레스버스(3)상에 송출되고 있는 어드레스정보(102)는 슬롯(2)을 통해 어댑터(1)에 입력되고, 상기 어드레스정보(100)에 대응하는 상위 6비트가 비교부(7)의 다른 쪽의 입력단에 입력된다. 어드레스버스(3)로부터의 어드레스정보(102)의 하위 10비트는 디코더(8)에 입력된다.On the other hand, the address information 102 transmitted on the address bus 3 is input to the adapter 1 through the slot 2, and the upper six bits corresponding to the address information 100 are compared with the comparison unit 7. Is input to the other end of the input. The lower 10 bits of the address information 102 from the address bus 3 are input to the decoder 8.
비교부(7)는 입력된 양 어드레스정보를 비교하여 일치한 경우에 디코더(8)를 인에이블한다. 이로써, 디코더(8)는 상기 어드레스버스(3)로부터의 어드레스정보의 하위 10비트를 디코드하고, 그 값에 따른 출력선에 디코드출력을 발생한다. 비교부(7)는 디코더(8)를 디스에이블(disable)하고, 따라서 디코더(8)는 어느 출력선에도 출력하지 않는다.The comparator 7 compares the inputted address information and enables the decoder 8 when they match. As a result, the decoder 8 decodes the lower 10 bits of the address information from the address bus 3 and generates a decode output to the output line corresponding to the value. The comparator 7 disables the decoder 8, so that the decoder 8 does not output to any output line.
디코더(8)의 출력을 예를들면 독출스트로브, 기입스트로브와 같은 콘트롤버스(5)상의 신호와 함께 I/O제어부(9)에 입력된다. I/O제어부(9)는 이 어댑터의 본래의 기능을 실현하기 위한 제어를 행하는 외에 정보처리장치로부터 어댑터 ID의 요구가 있을 때 그 요구에 응답하여 출력게이트(11)를 인에이블하고, 어댑터 ID발생부(10)의 어댑터 ID를 데이터버스(4)상에 출력시킨다.The output of the decoder 8 is input to the I / O control unit 9 together with signals on the control bus 5 such as, for example, read strobes and write strobes. The I / O control unit 9 not only performs control for realizing the original function of the adapter, but also enables the output gate 11 in response to the request of the adapter ID from the information processing apparatus, and the adapter ID. The adapter ID of the generator 10 is output on the data bus 4.
상기 제2도의 시스템구성에서는, 슬롯(14)에 탐재된 어댑터 C는 슬롯(14)의 단자 a,b가 함께 접지되어(#0)있으므로, 어댑터 C의 어드레스할당부(6)는 제5도에서 알 수 있는 바와 같이 (11100)B의 어드레스정보를 비교부(7)에 송출(여기서 B는 2진수)한다. 마찬가지로, 슬롯(15)에 탑재된 어댑터 Z의 어드레스할당부(6)는 (11101)B의 어드레스정보를, 슬롯(17)의 어댑터 C의 어드레스할당부(6)는 (1111)B의 어드레스 정보를 각각 송출한다In the system configuration of FIG. 2, the adapter C interrogated in the slot 14 has the terminals a and b of the slot 14 grounded together (# 0), so that the address assignment unit 6 of the adapter C is shown in FIG. As can be seen, the address information of (11100) B is sent to the comparing unit 7 (where B is a binary number). Similarly, the address assignment unit 6 of the adapter Z mounted in the slot 15 receives the address information of (11101) B, and the address assignment unit 6 of the adapter C of the slot 17 has the address information of (1111) B. Send out each
지금, 프로세서(12)가 슬롯(14)에 탑재된 어댑터 C를 액세스하기 위해서 F000H∼F3FFH범위내의 어드레스를 어드레스버스(3)상에 송출했다고 하면, 슬롯(14)에 탑재된 어댑터 C의 비교부(7)는 2개 어드레스의 일치를 검출하고, 디코더(8)를 인에이블한다. 그 결과, 어댑터 C는 그 디코드출력결과에 따른 기능을 실행한다. 프로세서(12)의 액세스 요구가 어댑터 ID의 독출지시이면 어댑터 C의 I/O제어부(9)가 디코더(8)의 출력을 기초로 출력게이트(11)를 인에이블하여 어댑터 C의 어댑터 ID인 02H(제6도 참조)를 데이터버스(4)상에 출력한다Now, if the processor 12 transmits an address in the range of F000 H to F3FF H on the address bus 3 to access the adapter C mounted in the slot 14, the adapter C mounted in the slot 14 The comparator 7 detects a match of the two addresses and enables the decoder 8. As a result, the adapter C executes a function according to the decode output result. If the access request of the processor 12 is an instruction for reading out the adapter ID, the I / O control unit 9 of the adapter C enables the output gate 11 based on the output of the decoder 8 so that the adapter ID 02 of the adapter C is 02. Output H (see Figure 6) on data bus 4
한편, 슬롯(15),(17)에 탑재된 어댑터 Z,C의 비교부(7)는 어드레스의 불일치를 검출하고, 그 디코더(8)를 디스에이블한다. 따라서, 어댑터 Z,C는 아무런 기능도 하지 않는다.On the other hand, the comparison unit 7 of the adapters Z and C mounted in the slots 15 and 17 detects an inconsistency in the address and disables the decoder 8. Thus, adapters Z and C do not function.
상기 어댑터 ID의 독출을 순차 전체 슬롯 대응의 할당어드레스에 대해 행하면, 슬롯 #0에는 어댑터 C(어댑터 ID는 02H), 슬롯 #1에는 어댑터 Z(어댑터 ID는 19H), 슬롯 #3에는 어댑터 C(어댑터 ID는 02H)가 각각 탑재되어 있는 것이 판명된다.The reading of the adapter ID performed for the assigned address of the sequential entire slot corresponding, slot # 0, the adapter C (adapter ID is 02 H), slot # 1, the adapter Z (adapter ID is 19 H), slot # 3, the adapter C is found to be mounted, respectively (the adapter ID 02 H).
이 각 슬롯에 탑재되어 있는 어댑터의 ID정보 및 어드레스할당정보가 제6도에 도시한 바와 같이 시스템 구성으로서 정보처리장치내에 등록된다. 즉, 슬롯에 탑재된 어댑터의 어댑터 ID는 어드레스할당정보와 관련하여 등록된다. 미탑재의 슬롯에는 어느 어댑터도 할당되지 않으며, 이탑재를 표시하는 코드(예를들면 FFH)가 어댑터 ID로서 등록된다.ID information and address assignment information of the adapter mounted in each of these slots are registered in the information processing apparatus as a system configuration as shown in FIG. That is, the adapter ID of the adapter mounted in the slot is registered in association with the address assignment information. No adapter is assigned to the unloaded slot, and a code indicating this loading (for example, FF H ) is registered as the adapter ID.
이 어댑터 ID의 독출, 등록처리는 시스템의 구축시, 변경시 등 필요할 때 행한다.The adapter ID reading and registration processing is performed when necessary, such as when the system is constructed or changed.
제8도에 시스템구성 확인시의 프로세서(12)의 처리수준을 나타낸 프로차트를 도시한다. 먼저. 프로세서(12)는 슬롯 #N의 N의 값을 0으로 초기화 한다(810. 다음에, 각 슬롯에 대해 할당어드레스를 격납한 테이블(89)(제5도에 대응)을 참조하고, 프로세서의 액세스어드레스로서 슬롯 #N의 할당어드레스를 설정하고(82), 그 액세스를 행한다(83). 이 슬롯에 어댑터가 탑재되어 있지 않으면(84:No), 액세스로부터 일정시간후까지 응답이 없으므로(액세스타임아웃으로 됨), 그 슬롯 #N의 어댑터 ID를 부재(不在)를 표시하는 FFH로 한다(85). 어댑터가 탑재되어 있으면 (84:Yes), 이 어댑터가 그 어댑터 ID를 반송(返送)한다. 이 어댑터 ID 또는 스텝(85)에서 얻어진 어댑터 ID를 구성인식테이블(도시하지 않음)의 슬롯 #N에 해당하는 에리어에 격납한다(86). 다음에, 전슬롯에 액세스했는지 여부(즉 N의 값이 소정치에 달했는지 여부)를 조사하고(87), 전슬롯액세스가 완료되었으면 이 처리를 종료하고, 미완료이면 N의 값을 인크리멘트하고(88), 스텝82로 귀환한다. 이 처리에 의해서, 어느 슬롯에 어느 종류의 어댑터가 탑재되어 있는지가 판명되고, 상기 구성인식테이블에 기억해 둘 수 있다.8 shows a flowchart showing the processing level of the processor 12 at the time of confirming the system configuration. first. The processor 12 initializes the value of N in the slot #N to 0 (810. Next, refer to the table 89 (corresponding to FIG. 5) which stores the allocation address for each slot, and accesses the processor. The allocation address of slot #N is set as an address (82), and the access is performed (83) If no adapter is mounted in this slot (84: No), there is no response until a certain time after access (access time). Out), and the adapter ID of the slot #N is FF H indicating absence (85) If the adapter is mounted (84: Yes), this adapter returns the adapter ID. The adapter ID or the adapter ID obtained in step 85 is stored in the area corresponding to slot #N of the configuration recognition table (not shown) (86). Check whether the value of has reached the predetermined value (87), and complete slot access is completed. This process ends, and if it is not complete, the value of N is incremented (88) and the flow returns to step 82. This process determines which type of adapter is mounted in which slot, and the configuration recognition table You can remember it.
본 실시예에 의하면, 슬롯에 동일 종류의 어댑터의 복수 탑재가 가능하게 된다. 어댑터에 할당되는 어드레스공간은 어댑터 종류의 수에 관계없이 일정하며, 어댑터 종류가 증가해도 어댑터할당어드레스 공간이 부족한 일이 없다. 또, 시스템구성의 확인수준도 슬롯 대응으로 행하므로, 프로세서의 처리가 간략화, 신속화된다.According to this embodiment, a plurality of adapters of the same type can be mounted in a slot. The address space allocated to the adapter is constant regardless of the number of adapter types, and there is no shortage of adapter allocation address space even as the adapter type increases. In addition, since the confirmation level of the system configuration is also corresponding to the slots, the processor processing is simplified and speeded up.
이상 설명한 실시예에서는 어드레스할당부(6)를 어댑터내에 배설하였으나, 슬롯측에 배설해도 된다. 즉, 각 슬롯에 있어서 제5도에 도시한 바와 같은 어드레스정보를 생성해도 된다. 이것에 의해, 모든 어댑터로부터 어드레스할당부(6)를 삭제할 수 있다.In the embodiment described above, the address assignment unit 6 is disposed in the adapter, but may be disposed on the slot side. In other words, the address information as shown in Fig. 5 may be generated in each slot. As a result, the address assignment unit 6 can be deleted from all the adapters.
또, 상기 실시예에서는 각 슬롯에 대응한 어드레스를 하나로 고정했으나, 각 어댑터의 기능분류(예를들면 통신용, I/O접속용, 부가기능용 등)에따라 어댑터를 그룹화하고, 그룹대응으로 슬롯마다 할당어드레스를 변경하도록 해도 된다. 이 경우, 제7도에 도시한 바와 같이 예를들면 어댑터의 그룹 #1,#2,#3마다 그 내장한 할당제어부 #1,#2,#3의 할당어드레스가 다르다. 이로 인해, 어댑터할당어드레스공간은 제4도의 경우보다는 증가하지만, 여전히 어댑터 종류의 증가에도 불구하고 일정하다. 이 구성은 어댑터 ID의 비트수가 한정되어 있어서, 어댑터 ID의 비트수가 한정되어 있어서, 어댑터 ID가 부족한 경우에 유효하다. 그리고, 이 경우에는 어드레스할당부(6)는 어댑터내에 배설할 필요가 있다. 또한, 상기 실시예에서는 어댑터마다 고유의 어드레스를 할당하는 종래의 방식과의 공존도 가능하다. 즉, 본원 발명에 의한 어댑터의 종래 방식의 어댑터의 혼재 사용을 할 수 있다. 이 경우, 제4도에 도시한 슬롯 대응의 어드레스 이외의 어드레스를 다른 어댑터에 고유로 정해두고, 어댑터 구성확인시에는 이 어댑터에 대하여는 그 어드레스를 액세스했을 때에 슬롯의 단자 a,b의 신호를 그대로 슬롯번호로서 이용하면 된다. 프로세서는 할당어드레스에 의해 본원 발명 방식과 종래 방식을 구별할 수 있다. 이 경우, 본원 발명의 효과는 감소하지만, 동일 어댑터의 탑재가능, 어댑터할당어드레스의 감소, 시스템구성확인의 간략화의 효과는 여전히 유효하다.In the above embodiment, the addresses corresponding to each slot are fixed as one, but the adapters are grouped according to the functional classification of each adapter (for example, for communication, I / O connection, additional function, etc.), The allocation address may be changed each time. In this case, as shown in FIG. 7, for example, the allocation addresses of the built-in allocation controllers # 1, # 2, # 3 are different for each of the groups # 1, # 2, # 3 of the adapter. Because of this, the adapter allocation address space is increased than in the case of FIG. 4, but is still constant despite the increase in the type of adapter. This configuration is effective when the number of bits of the adapter ID is limited, the number of bits of the adapter ID is limited, and the adapter ID is insufficient. In this case, the address assignment unit 6 needs to be disposed in the adapter. Further, in the above embodiment, coexistence with the conventional method of assigning a unique address for each adapter is also possible. That is, the conventional adapter of the adapter according to the present invention can be used in combination. In this case, an address other than the address corresponding to the slot shown in Fig. 4 is uniquely assigned to the other adapter. When the adapter configuration is confirmed, the signal of the terminals a, b of the slot is left as it is when the address is accessed for this adapter. It may be used as a slot number. The processor can distinguish the present invention method from the conventional method by the assignment address. In this case, the effect of the present invention is reduced, but the effects of the mounting of the same adapter, the reduction of the adapter assignment address, and the simplification of the system configuration verification are still effective.
전술한 바와 같이, 도면을 참조하여 본원 발명을 설명했으나, 이것은 예시로서 여기에 한정된 것은 아니며, 본원 발명의 범위 및 기술적 사상에서 일탈하지 않고 각종 변형 및 변경을 가할 수 있다.As mentioned above, although this invention was demonstrated with reference to drawings, this is not limited to the illustration here, and various deformation | transformation and a change can be added without deviating from the range and the technical idea of this invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920012480A KR920010552B1 (en) | 1988-11-15 | 1992-07-14 | Adapter for processing unit |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP88-288,336 | 1988-11-15 | ||
| JP63288336A JP2644554B2 (en) | 1988-11-15 | 1988-11-15 | Information processing system |
| KR890016531 | 1989-11-15 | ||
| KR1019920012480A KR920010552B1 (en) | 1988-11-15 | 1992-07-14 | Adapter for processing unit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890016531A Division KR920010580B1 (en) | 1988-11-15 | 1989-11-15 | Information processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR920010552B1 true KR920010552B1 (en) | 1992-12-05 |
Family
ID=27337436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920012480A KR920010552B1 (en) | 1988-11-15 | 1992-07-14 | Adapter for processing unit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920010552B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335299B1 (en) * | 1999-03-31 | 2002-05-03 | 포만 제프리 엘 | Pci slot control apparatus with dynamic configuration for partitioned systems |
-
1992
- 1992-07-14 KR KR1019920012480A patent/KR920010552B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335299B1 (en) * | 1999-03-31 | 2002-05-03 | 포만 제프리 엘 | Pci slot control apparatus with dynamic configuration for partitioned systems |
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| G160 | Decision to publish patent application | ||
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| FPAY | Annual fee payment |
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