KR920008275B1 - Memory address control system - Google Patents

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조장희
나종범
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한국과학기술원
이상수
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract

A memory address control system uses a single graphic controller, graphic processor or universal processor to access the contents stored in the two or more memory devices. The control system comprises a row address selector (RAS1) connected to a first memory device (MEMORY1), a row address selector (RAS2) connected to a second memory device (MEMORY2). An address latch (AL) is connected to an address decoding control block (ADCB) and an address selector (AS). The output of the control block (ADCB) is transmitted to the selector (AS) and address data buffers (ADB1)(ADB2). The output of the selector (AS) is each transmitted to the row address selectors (RAS1,RAS2) through address lookup tables (ALT1,ALT2) for each storing the row addresses of the two memory devices.

Description

메모리 어드레스(Memory Address)제어시스템Memory Address Control System

제1도는 종래의 메모리 제어시스템 구성도.1 is a block diagram of a conventional memory control system.

제2도는 본 발명의 메모리 제어시스템 구성도.2 is a configuration diagram of a memory control system of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

AL : 어드레스 래치 ADCB : 어드레스디코딩콘트롤블럭AL: address latch ADCB: address decoding control block

AS : 어드레스셀렉터 ADB1, ADB1 : 어드레스 데이타 버퍼AS: Address selector ADB1, ADB1: Address data buffer

ALT1, ALT2 : 어드레스룩업테이블 RAS1, RAS2 : 로우어드레스셀렉터ALT1, ALT2: Address lookup table RAS1, RAS2: Low address selector

Memory1, Memory2 : 기억장치(메모리)Memory1, Memory2: Memory (Memory)

본 발명은 영상도기를 위한 메모리 어드레스 제어시스템에 관한 것이다.The present invention relates to a memory address control system for an image potter.

종래의 메모리 제어시스템은 제1도에서 보는 바와같이 하나의 메모리(Memory )를 제어하기 위하여 하나의 프로세서(Processor)가 필요했기 때문에 각각의 메모리(Memory1) (Memory2)에 그에 해당하는 프로세서(Processor1) (Processo r2)들이 접속되어야만 각 메모리(기억장치)에 수록된 내용의 억세스가 가능하였다. 그러므로 억세스(호출)해야 되는 메모리수에 따라서 프로세서의 수가 늘어나야 되고 늘어난 프로세서에 따른 부수적인 로직 디바이스(Logic Device)가 필요로하게 되는 등의 문제점이 있었다.Since the conventional memory control system required one processor to control one memory as shown in FIG. 1, the processor corresponding to each memory 1, Memory 2 (Processo r2) must be connected to access the contents of each memory (memory). Therefore, there has been a problem in that the number of processors needs to be increased according to the number of memories to be accessed (calling) and an additional logic device is required for the increased processors.

본 발명은 상기와 같은 종래의 메모리 제어시스템이 갖는 제반 문제점을 감안하여 단일의 그래픽콘트롤러, 그래픽프로세서 또는 일반 프로세서를 사용하여 2개 이상의 메모리 장치에 수록된 내용을 억세스하기 위한 메모리 제어시스템을 제공함에 그 목적이 있다. 이하 첨부도면에의 본 발명의 메모리 어드레스 제어시스템을 상세히 설명하면 다음과 같다.SUMMARY OF THE INVENTION The present invention provides a memory control system for accessing contents contained in two or more memory devices using a single graphic controller, a graphic processor, or a general processor in view of the problems of the conventional memory control system. There is a purpose. Hereinafter, the memory address control system of the present invention in the accompanying drawings will be described in detail.

제2도는 본 발명에 따른 메모리 제어시스템의 구성도를 보인것으로, 1번기억장치(Memory1)와 2번기억장치(Memory2)에는 각각 로우 어드레스 셀렉터(Row Address Selector : ARS1) (RAS2)가 연결되어 있으며, 이 로우어드레스 셀렉터 (RAS1)(RAS2)에는 어드레스래치(Address Latch : AL)의 일측출력단과 어드레스룩업테이블(ALT1) (ALT2)의 출력이 접속되어 있고, 또한 여기에는 어드레스 디코딩 콘트롤블록(Address Decoding Control B1ock : ADCB)의 출력이 공통접속되어 있다.2 is a block diagram of a memory control system according to the present invention. A row address selector (ARS1) (RAS2) is connected to a first memory device (Memory1) and a second memory device (Memory2), respectively. The low address selector (RAS1) (RAS2) is connected to one output terminal of an address latch (AL) and an output of an address lookup table (ALT 1 ) (ALT 2 ), and an address decoding control block. The output of (Address Decoding Control B1ock: ADCB) is commonly connected.

어드레스래치(AL)는 어드레스디코딩콘트롤블록(ADCB)과 어드레스룩업테이블용 어드레스셀렉터(AS)에 연결되어 있으며, 어드레스디코딩콘트롤블록(ADCB)의 출력은 상기 어드레스셀렉터(AS)와 어드레스데이타 버퍼(ADB1) (ADB2)에 접속되어 있다. 또한, 어드레스셀렉터(AS)의 출력은 2개의 어드레스룩업 테이블(Address Look up Table; ALT1)(ALT2)에 연결되어 있으며, 그들의 출력은 각각 로우어드레스셀렉터(RAS1) (RAS2)에 접속되어 있고, 이 어드레스룩업테이블(ALT1) (ALT2)에는 데이타가 입력되는 어드레스데이타버퍼(Address Data Buffer; ADB1) (ADB2)의 출력이 각각 연결되어 본 발명의 메모리 어드레스 제어시스템을 구성하고 있다.The address latch AL is connected to an address decoding control block ADCB and an address selector AS for an address lookup table. The output of the address decoding control block ADCB is an address selector AS and an address data buffer ADB1. ) Is connected to (ADB2). The output of the address selector AS is connected to two Address Look up Tables ALT1 and ALT2, and their outputs are respectively connected to the low address selector RAS1 (RAS2). An output of an address data buffer (ADB1) (ADB2) into which data is input is connected to the address lookup table ALT1 (ALT2) to form a memory address control system of the present invention.

이와같이 구성된 본 발명의 작용, 효과를 설명하면, 1번 기억장치(Memory)와 2번기억장치(Memory2)의 임의의 어드레스(Address)에 해당하는 내용을 도시하기 위한 방법으로써 도시하고자 하는 화면(CRT)의 로우어드레스를 다음과 같이 제어한다.Referring to the operation and effect of the present invention configured as described above, a screen (CRT) to be shown as a method for showing the contents corresponding to an arbitrary address of memory No. 1 and memory No. 2 is used. Control the low address of) as follows.

1번기억장치에 연결되는 어드레스룩업테이블(ALT1)에는 도시하고자 하는 1번기억장치의 로우어드레스가 저장되어 있는데, 이 어드레스룩업테이블(ALT1)이 저장된 테이블(Table)내용의 순서는 바로 도시하려는 화면의 수평주사선(Horizontal line)의 순서가 된다. 즉 화면의 첫번째 라인에 도시하려는 1번기억장치의 로우어드레스는 어드레스룩업테이블(ALT1)의 첫번째 내용에 있고, 화면의 두번째 라인에 도시하려는 1번 기억장치(Memory1)의 로우어드레스는 어드레스룩업테이블(ALT1)의 두번째 내용에 있는 것이다.In the address lookup table ALT1 connected to the first memory device, a low address of the first memory device to be shown is stored. The order of the contents of the table in which the address lookup table ALT1 is stored is immediately displayed. This is the order of the horizontal scan line of. That is, the low address of the first memory device shown in the first line of the screen is in the first content of the address lookup table ALT1, and the low address of the first memory device Memory1 shown in the second line of the screen is represented in the address lookup table ( In the second part of ALT1).

한편 2번기억장치(Memory2)에 연결된 어드레스룩업테이블(ALT2)에는 상기어드레스룩업테이블(ALT1)의 경우와 마찬가지의 방법으로 2번기억장치(Memory2)의 로우어드레스를 저장하고 있다.On the other hand, in the address lookup table ALT2 connected to the second memory device Memory2, the low address of the second memory device Memory2 is stored in the same manner as in the case of the address lookup table ALT1.

어드레스 디코딩 콘트롤 블록(ADCB)에서는 어드레스치(AL)에 래치(latch)된 어드레스를 디코딩하여 어드레스가 디스플레이 어드레스인가 1번기억장치의 어드레스룩업테이블(ALT1)과 2번기억장치의 어드레스룩업테이블(ALT2)의 내용을 바꾸기 위한 어드레스인가 또는 1번기억장치(Memoryl)와 2번기억장치(Memory2)억세스 하기 위한 어드레스인가를 가려내어 결과에 따라서 다음과 같은 동작이 일어나게 한다.The address decoding control block ADCB decodes an address latched to the address value AL so that the address is a display address. The address lookup table ALT1 of the first memory device and the address lookup table ALT2 of the second memory device. In this case, whether or not the address for changing the contents of the parentheses or the addresses for accessing the memory 1 and memory 2 and memory 2 is determined, the following operation occurs depending on the result.

첫째 : 디코딩인 내용이 1번기억장치와 2번기억장치를 억세스하기 위한 어드레스일 경우; 어드레스래치(AL)에 래치된 어드레스를 로우어드레스셀렉터(RAS1) (RAS2)를 거쳐서 이들과 각각 연결된 기억장치(Memory1)(Memory2)를 억세스 하도록 한다. 그리고 각 어드레스룩업테이블(ALT1) (ALT2)을 홀드(hold)시킨다.First: when the content to be decoded is an address for accessing the first memory and the second memory; The addresses latched in the address latch AL are accessed via the low address selectors RAS1 (RAS2) to access the memory devices Memory1 (Memory2) respectively connected to them. Each address lookup table ALT1 and ALT2 are held.

둘째 : 디코딩된 내용이 어드레스룩업테이블(ALT1) (ALT2)의 내용을 억세스하는 내용의 어드레스 인경우 : 어드레스래치(AL)에 래치된 어드레스를 어드레스셀렉터(AS)를 거쳐서 1번기억장치의 어드레스룩업테이블(ALT1)과 2번기억장치의 어드레스룩업테이블(ALT2)의 어드레스를 지정하게 하고, 이때 라이트(Write)되어야 할 데이타는 어드레스데이타버퍼(ADB1)(ADB2)를 각각 거쳐서 어드레스룩업테이블 (ALT1) (ALT2)에 입력되게 한다.Second: When the decoded content is the address of the content accessing the contents of the address lookup table ALT1 (ALT2): The address lookup of the first storage device via the address selector AS with the address latched in the address latch AL. The addresses of the table ALT1 and the address lookup table ALT2 of the second memory device are designated, and at this time, the data to be written is passed through the address data buffers ADB1 and ADB2, respectively. To be entered in (ALT2).

세째 : 디코딩된 내용이 디스플레이 어드레스인경우; 어드레스래치(AL)의 어드레스를 어드레스셀렉터(AS)를 거쳐서 어드레스룩업테이블(ALT1)(ALT2)을 각각 억세스하게하고, 각 어드레스룩업테이블(ALT1)(ALT2)의 내용(메모리어드레스)을 이들과 연결된 로우어드레스셀렉터(RAS1)(RAS2)를 통과하여 1번기억장치(Memory1 ) 또는 2번기억장치(Memory2)의 데이타가 억세스되게 한다.Third: the decoded content is a display address; The address of the address latch AL is accessed through the address selector AS to access the address lookup table ALT1 and ALT2, respectively, and the contents (memory address) of each address lookup table ALT1 and ALT2 are connected to them. The data of the first storage device Memory1 or the second storage device Memory2 is accessed by passing through the low address selector RAS1 (RAS2).

여기서 위에서 언급한 3번째의 기능인 디스플레이 어드레스 동작이 임의의 기억장치(Memory)의 내용을 도시하기 위한 어드레스 제어부의 주용기능이 되는데 이기능을 응용하므로서 1번기억장치(Memory1)와 2번기억장치(Memory2)의 내용을 즉 서로 다른 어드레스의 내용을 겁쳐서 도시할 수가 있는 것이며, 기억장치(Memory1) (Memory2)들과 각각 연결되는 어드레스룩업테이블을 여러개 사용하므로서 2개 이상의 기억 장치에 수록 저장된 어드레스의 동시 도시도 가능한 것이다.The display address operation, which is the third function mentioned above, serves as the main function of the address control unit for showing the contents of an arbitrary memory. By applying this function, the first memory (Memory1) and the second memory ( The contents of Memory2), i.e., the contents of different addresses, can be shown. The address stored in two or more memories can be stored by using a plurality of address lookup tables respectively connected to the memory devices Memory1 (Memory2). Simultaneous cities are also possible.

뿐만아니라 1번기억장치의 어드레스룩업테이블(ALT1) 또는 2번기억장치의 어드레스룩업테이블(ALT2)의 내용을 2번 또는 3번 또는 N번 반복하여 순차적으로 어드레스 내용을 저장하므로서 2배확대, 3배확대 또는 N배 확대도시가 가능하며, 그 반대로 2개씩 또는 N개씩 건너 뛰면서 어드레스 내용을 저장하므로써 2배 또는 N배의 축소로 가능한 것이다.In addition, by repeating the contents of the address lookup table ALT1 of the first memory device or the address lookup table ALT2 of the second memory device two or three times or N times, the contents of the address are sequentially enlarged. It is possible to enlarge or enlarge N times, and conversely, it is possible to reduce by 2 or N times by storing address contents while skipping by 2 or N times.

이와같이 본 발명은 단일의 그래픽콘트롤러나 그래픽프로세서 혹은 일반프로세서를 사용하여 2개이상의 메모리내용을 억세스할 수 있는 메모리 제어시스템의 활용이 가능한 그 실사용 가치가 일층 고양된 신규의 획기적인 발명인 것이다.As described above, the present invention is a novel breakthrough invention in which the practical use value of the memory control system capable of accessing two or more memory contents using a single graphic controller, a graphics processor or a general processor is enhanced.

Claims (3)

어드레스를 래치시키는 어드레스래치(AL)의 출력을 어드레스디코딩콘트롤블록(ADCB)과 어드레스셀렉터(AS)를 거쳐 각 기억장치(Memory1) (Memory2)의 로우어드레스셀렉터(RAS1)(RAS2)에 연결시키되, 각 기억장치(Memory1) (Memory 2)에 그에 대응하는 어드래스룩업테이블(ALT1) (ALT2)을 연결하여 여러 메모리에 저장된 내용의 동시 억세스가 가능토록함을 특징으로 하는 메모리 어드레스 제어시스템.The output of the address latch AL latching the address is connected to the row address selector RAS1 (RAS2) of each memory device Memory1 (Memory2) through the address decoding control block ADCB and the address selector AS. A memory address control system characterized by connecting an address lookup table (ALT1) (ALT2) corresponding to each memory device (Memory 1) (Memory 2) so as to simultaneously access contents stored in various memories. 제1항에 있어서, 억세스 하려는 기억장치(Memory)의 수만큼의 룩업테이블을 사용함을 특징으로 하는 메모리 어드레스 제어 시스템.2. The memory address control system according to claim 1, wherein as many lookup tables are used as the number of memories to be accessed. 제1항과 2항에 있어서, 여러 기억장치(Memory)의 내용을 동시에 도시할 수 있도록 함을 특징으로 하는 영상도시를 위한 메모리 어드레스 제어시스템.The memory address control system according to claim 1 or 2, wherein the contents of several memories can be shown at the same time.
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