KR920002581Y1 - Fifo transfer circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 본 고안에 의한 입력순차출력형의 전송회로의 한 실시예에 대한 실시예에 대한 회로도.1 is a circuit diagram of an embodiment of an embodiment of a transmission circuit of an input sequential output type according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 전송통로 20 : 전송제어수단10: transmission path 20: transmission control means
21 : 반전수단21: reversal means
201, 202, 203, 204 : 전송순간결정수단201, 202, 203, 204: transmission moment determining means
G1, G2, G3, G4 : 논리곱소자G1, G2, G3, G4: Logic element
FF1, FF2, FF3, FF4 : 플립플롭FF1, FF2, FF3, FF4: flip flop
RGT1, RGT2, RGT3, RGT4 : 레지스터RGT1, RGT2, RGT3, RGT4: Register
본 고안은 퍼스널 콤퓨터와 같은 디지탈 정보처리시스템에 있어서 동작속도가 빠른 장치로부터 출력되는 다수의 2진정보를 동작속도가 느린 장치로 전송할 때 동작속도가 빠른 장치에 대기시간을 주지않고 전송하기 위한 입력순차출력형(First in-First out : FIFO)전송회로에 관한 것이다.The present invention is an input for transmitting a large number of binary information output from a fast operating device in a digital information processing system such as a personal computer to a device having a slow operation speed without transmitting a waiting time to the fast operating device. A first in-first out (FIFO) transmission circuit.
일반적으로 디지탈 정보처리 시스템은 동작속도가 다른 복수의 프로세서(Processor)나 동작속도가 다른 주변장치들을 포함하여 정보처리효율을 향상시키고 있다.In general, a digital information processing system includes a plurality of processors having different operating speeds or peripheral devices having different operating speeds to improve information processing efficiency.
이와 같은 실례를 든다면 프로세서와 메인메모리사이의 정보교환의 효율을 향상시키기 위해 프로세서와 메인메모리(Main Memory)사이에 위치한 캐쉬메모리(Cache Memory)를 포함한 퍼스널 콤퓨터의 경우를 들어 설명한다. 이 경우 메인메모리는 시스템의 풀스피드로 작동하는 프로세서보다 느린 속도로 작동하고 캐쉬메모리는 비교적 빠른 속도로 작동한다. 프로세서가 정보를 리드(READ)할 때 프로세서가 읽어들이고자 하는 메인메모리중의 저장구역에 저장된 정보가 캐쉬메모리에도 저장되어 있을 경우에 프로세서는 캐쉬메모리로부터 정보를 읽어들이고, 반면에 프로세서가 읽어들이고자 하는 메인메모리의 저장구역에 저장된 정보가 캐쉬메모리에 저장되어 있지 않은 경우엔 프로세서는 메인메모리로부터 정보를 읽어 들인다.For example, a personal computer including a cache memory located between the processor and the main memory will be described in order to improve the efficiency of information exchange between the processor and the main memory. In this case, main memory runs at a slower speed than full-speed processors in the system, and cache memory runs at relatively high speeds. When the processor reads information, if the information stored in the storage area of the main memory that the processor wants to read is also stored in the cache memory, the processor reads the information from the cache memory, while the processor reads the information from the cache memory. If the information stored in the storage area of the main memory is not stored in the cache memory, the processor reads the information from the main memory.
그리고 프로세서가 정보를 저장할 때 프로세서가 새로운 정보를 저장하고자하는 메인메모리의 저장구역에 저장된 정보가 캐쉬메모리에도 저장되어 있을 경우에는 프로세서는 캐쉬메모리에 정보를 저장하고 동시에 메인메모리에도 정보를 저장하며, 반면에 프로세서가 새로운 정보를 저장하고자 하는 메인메모리의 저장구역에 저장된 정보가 캐쉬메모리에 정보가 없을 경우에는 프로세서는 메인메모리에만 정보를 저장한다. 그러나 상기 프로세서가 새로운 정보를 저장하고자하는 메인메모리의 저장구역에 저장된 정보가 캐쉬메모리에도 저장되어 있는 경우에는 프로세서가 캐쉬메모리에 정보를 기록하는 한편 메인메모리에도 정보를 기록할 시 동작속도가 빠른 캐쉬메모리는 메인메모리가 동작 종료 할 때 까지 대기 하여야 하며 또한 프로세서도 자신의 동작속도로 작동하지 못하고 메인메모리의 동작속도로 작동함으로 정보처리능력이 저하되는 문제점과 또한 메인메모리가 동작을 종료할 때 까지 대기하여야 문제점이 있었다. 그리고 상기와 같은 문제점은 동작속도가 빠른 프로세서가 동작속도가 늦은 프로세서로 전송할 경우에도 동작속도가 빠른 프로세서는 하나의 데이터가 전송될 때마다 동작속도가 종료될 때까지 대기하여야 하는 문제점이 있었다.When the processor stores information, if the information stored in the storage area of the main memory in which the processor wants to store new information is stored in the cache memory, the processor stores the information in the cache memory and simultaneously stores the information in the main memory. On the other hand, if the information stored in the storage area of the main memory that the processor wants to store new information does not exist in the cache memory, the processor stores the information only in the main memory. However, when the information stored in the storage area of the main memory to which the processor intends to store new information is stored in the cache memory, the processor writes the information in the cache memory while the information is written in the main memory. The memory should wait until the main memory terminates, and the processor does not operate at its own operation speed, but operates at the main memory's operating speed, causing the information processing capacity to deteriorate and also until the main memory terminates. There was a problem waiting. In addition, the above-mentioned problem is that even when a processor having a high operating speed transmits to a processor having a slow operating speed, the processor having a high operating speed has to wait until the operation speed ends whenever one data is transmitted.
따라서 본 고안의 목적은 동작속도가 다른 장치들을 구비한 장치들을 구비한 디지탈 정보 처리장치에 있어서 시스템의 정보처리 작동 속도를 향상할 수 있고 동작속도가 빠른 장치의 대기시간을 제거할 수 있도록 다수의 디지탈데이터를 인입순차에 따라 전송대상 장치의 동작속도에 맞추어 전송는 입력순차출력형 전송회로를 제공함에 있다.Accordingly, an object of the present invention is to improve the information processing operation speed of a system in a digital information processing apparatus including devices having devices having different operating speeds, and to reduce the waiting time of the fast operating devices. The digital data is transmitted in accordance with the operation speed of the transmission target device according to the incoming sequence to provide an input sequential output type transmission circuit.
상기 목적을 달성하기 위하여 본 고안은 동작속도가 다른 회로장치들을 구비한 디지탈 정보 처리 시스템에 있어서, 임의의 회로장치로 부터 디지탈정보를 인입하여 인입 순서에 따라 임의의 다른 회로장치로 전송하는 전송통로와, 상기 전송통로를 통해 전송될 디지탈정보의 입출력을 상기 전송통로상에 존재하는 디지탈 정보상태에 의해 제어하는 전송제어수단을 포함함을 특징으로 한다.In order to achieve the above object, the present invention is a digital information processing system having circuit devices having different operating speeds, the transmission path of receiving digital information from an arbitrary circuit device and transmitting the received digital information to any other circuit device in an order of entry. And transmission control means for controlling the input and output of the digital information to be transmitted through the transmission path by means of the digital information state existing on the transmission path.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 1 도는 본 고안에 의한 입력순차출력형 전송회로의 한 실시예의 회로블록도로서 그 구성을 설명하면 다음과 같다.1 is a circuit block diagram of an embodiment of an input sequential output type transmission circuit according to the present invention.
전송통로(10)는 임의의 회로장치의 출력포트와 다른 임의의 회로장치의 입력포트사이에 직렬접속된 4개의 레지스터(RGT1∼RGT4)로 이루어져 있다.The transmission path 10 consists of four registers RTG1 to RGT4 connected in series between an output port of an arbitrary circuit device and an input port of another arbitrary circuit device.
전송제어수단(20)은 상기 각 레지스터들(RGT1∼RGT4)의 디지탈정보를 전송하는 작동을 제어하는 4개의 전송순간결정수단(210∼204)으로 이루어져 상기 전송통로(10)상에 디지탈정보가 충만되어 있지 않은 경우엔 전송통로(10)의 입력측 회로장치의 동작속도에 맞추어 다수의 디지탈정보를 인입하고 반대로 상기 전송통로(10)상에 디지탈정보가 충만되어 있을시엔 상기 전송통로(10)의 출력측에 접속된 회로장치(이하 수신측 회로장치라 함)의 작동속도에 맞추어 디지탈정보를 순차적으로 인입하여 전송한다.The transmission control means 20 is composed of four transmission instantaneous determination means 210 to 204 for controlling the operation of transmitting the digital information of the respective registers RTG1 to RGT4. When not filled, a plurality of digital information is introduced in accordance with the operation speed of the circuit device of the input side of the transmission path 10. On the contrary, when the digital information is filled on the transmission path 10, According to the operation speed of the circuit device (hereinafter referred to as the receiving circuit device) connected to the output side, the digital information is sequentially input and transmitted.
그리고 전송수단 결정수단(210∼204)들 중 제1∼3전송 결정수단(210∼203)은 각각 1개의 논리곱소자들(G1∼G3)과 플립플롭(FF1∼FF3)으로 이루어지고, 제4전송결정수단(204)은 논리곱소자(G4) 및 반전소자(21)와 플립플롭(FF4)으로 이루어져 있다.The first to third transmission decision means 210 to 203 of the transmission means determination means 210 to 204 respectively comprise one logical multiplier G1 to G3 and flip-flops FF1 to FF3. The four transfer determining means 204 consists of a logical multiplication element G4, an inverting element 21, and a flip-flop FF4.
이어서 제 1 도에 도시된 회로의 작동을 상세히 설명한다.Next, the operation of the circuit shown in FIG. 1 will be described in detail.
설명의 편의를 위하여 전송통로(10)를 형성하는 각 레지스터(RGT1∼RGT4)모두에 디지탈정보가 저장되어 있지 않은 초기상태를 가정하여 설명하기로 한다.For convenience of explanation, the description will be made on the assumption that an initial state in which digital information is not stored in each of the registers RTG1 to RGT4 forming the transmission path 10 will be described.
초기상태에서 라인(L1)을 통해 송신측 회로장치쪽으로 인가되는 입력준비신호는 하이논리상태를 유지하며 이때 송신측회로장치는 8비트의 디지탈정보를 레지스터(RGT1)의 입력포트에 인가하는 한편 라인(L2)을 통해 하이논리상태의 라이트(Write; 이하 WR이라함)신호를 인가한다.In the initial state, the input ready signal applied to the transmitting circuit device through the line L1 maintains a high logic state. The transmitting circuit device applies 8-bit digital information to the input port of the register RGT1 while A write signal of a high logic state (hereinafter, referred to as WR) is applied through L2.
제1전송순간결정수단(201)의 논리곱소자(G1)는 플립플롭(FF)의 반전출력단자(Q1)로부터 한쪽 입력단자로 유입되는 상태에서 라인(L1)을 통해 다른 한쪽 입력단자 쪽으로 하이논리상태의 WR신호가 입입될 때 부터 플립플롭(FF1)의 전파 지연 시간만큼의 폭을 갖는 하이논리상태의 전송수단제어신호를 레지스터(RGT1)의 클럭단자(CLK1)와 플립플롭(FF1)의 세트단자(S1)에 공급한다. 전송통로(10)의 레지스터(RGT1)는 상기 하이논리상태의 펄스를 갖는 전송순간제어신호가 클럭단자(CLK1)로 인가될 때 상기 송신측 회로장치로 부터 입력 포트로 공급되는 8비트의 디지탈 정보를 래치하여 출력포트를 통해 레지스터(RGT2)의 입력포트로 인가한다.The logical multiplication device G1 of the first transmission instantaneous determining means 201 is pulled high toward the other input terminal through the line L1 while flowing from the inverted output terminal Q1 of the flip-flop FF to one input terminal. When the WR signal in the logic state is inputted, the transmission means control signal in the high logic state having a width equal to the propagation delay time of the flip-flop FF1 is transferred to the clock terminal CLK1 and the flip-flop FF1 of the register RGT1. Supply to set terminal S1. The register RTG1 of the transmission path 10 has 8 bits of digital information supplied from the transmitting side circuit device to the input port when a transmission instantaneous control signal having the high logic pulse is applied to the clock terminal CLK1. Latch and apply to the input port of the register (RGT2) through the output port.
제1전송순간결정수단(210)의 플립플롭(FF1)은 상기 논리곱소자(G1)의 출력단자로 부터 세트단자(S1)로 하이논리 상태의 펄스를 갖는 전송순간 제어신호가 인가될 때 비반전출력단자(Q1)를 통해 하이논리상태의 출력준비신호를 제2전송순간결정수단(202)의 논리소자(G2)에 공급하는 한편 반전출력단자(Q1)를 통해서는 로우 논리상태의 입력준비신호를 송신측회로장치 및 논리곱소자(G1)의 한쪽 입력단자에 공급하여 제2전송순간결정수단(202)에 디지탈 정보를 읽어가라는 지시를 하고 송신측회로장치에는 디지탈정보의 전송하지 말라는 지시를 한 후 상기 제2전송순간결정수단(202)의 논리곱소자(G2)의 출력단자로 부터 리세트단자(R1)로 하이논리상태의 펄스를 갖는 전송순제어신호가 인입될 때 비반전출력단자(Q1)를 통해 로우논리상태의 출력준비신호를 제2전송순간결정수단(202)의 논리곱소자(G2)의 한쪽입력단자에 공급하는 한편 반전출력단자(Q1)을 통해서는 하이논리상태의 입력준비신호를 송신측회로장치 및 논리곱소자(G1)의 한쪽입력단자에 공급하여 제2전송순간결정수단(202)에 디지탈정보를 읽어가지 말라는 지시를 하고 송신측회로 장치에는 디지탈정보를 전송하라는 지시를 보낸다. 위와 같이 작동을 반복하여 제1전송순간결정수단(201)은 레지스터(RGT1)로 하여금 송신측회로장치로부터 공급되는 디자탈정보를 레지스터(RGT2)쪽으로 전송한다. 그러면 제2전송순간결정수단(202)의 논리곱소자(G2)는 플립플롭(FF2)의 반전출력단자(Q2)로 부터 한쪽입력단자로 하이논리상태의 논리신호가 유입되는 상태에서 제1전송순간결정수단(201)의 플립플롭(FF1)의 비반전출력단자(Q1)로 부터 다른한쪽 입력단자 쪽으로 하이논리상태의 출력준비신호가 인입될 때 부터 플립플롭(FF2)의 전파지연시간 만큼의 폭을 갖는 하이논리상태의 전송수단 제어신호를 발생하여 제1전송순간결정수단(201)의 플립플롭(FF1)의 리세트단자(R1) 및 레지스터(RGT2)의 클럭단자(CLK2)와 플립플롭(FF2)의 세트단자(S2)에 공급한다. 전송통로(10)의 레지스터(RGT2)는 상기 하이논리상태의 펄스를 갖는 전송순간제어신호가 클럭단자(CLK2)로 인가될 때 상기 레지스터(RGT1)로 부터 입력포트로 공급되는 8비트의 디지탈정보를 래치하여 출력포트를 통해 레지스터(RGT3)의 입력포트로 인가한다. 제2전송순간결정수단(202)의 플립플롭(FF2)의 상기 논리곱소자(G2)의 출력단자로 부터 세트단자(S2)로 하이논리상태의 펄스를 갖는 전송순간제어신호가 인가될 때 비반전출력단자(Q2)를 통해 하이논리상태의 출력준비신호를 제 2 전송순간결정수단(203)의 논리곱소자(G3)에 공급하는 한편 반전출력단자(Q2)를 통해서는 로우논리상태의 논리신호를 논리곱소자(G2)의 한쪽 입력단자에 공급하여 제3전송순간결정수단(203)에 디지탈 정보를 읽어가라는 지시를 한 후 상기 제3전송순간결정수단(203)의 논리곱소자(G3)의 출력단자로부터 리세트단자(R2)로 하이논리상태의 펄스를 갖는 전송순간제어신호가 인입될 때 비반전출력단자(Q2)를 통해 로우논리상태의 출력준비신호를 제3전송순간결정수단(203)의 논리곱소자(G3)의 한쪽 입력단자에 공급하는 한편 반전출력단자(Q2)를 통해서는 하이논리상태의 논리신호를 논리곱소자(G2)의 한쪽 입력단자에 공급하여 제2전송순간결정수단(203)에 디지탈정보를 읽어가지 말라는 지시를 보낸다.The flip-flop FF1 of the first transmission instantaneous determining means 210 is non-transmitted when a transmission instantaneous control signal having a high logic pulse is applied from the output terminal of the logical multiplication device G1 to the set terminal S1. The output preparation signal in the high logic state is supplied to the logic element G2 of the second transmission instantaneous determination means 202 through the inversion output terminal Q1, while the input preparation in the low logic state is provided through the inversion output terminal Q1. A signal is supplied to one input terminal of the transmitting side circuit device and the logical product element G1 to instruct the second transmission instantaneous determining means 202 to read the digital information, and not to transmit the digital information to the transmitting side circuit device. Non-inverting output when a transmission forward control signal having a high logic pulse enters the reset terminal R1 from the output terminal of the logical multiplication device G2 of the second transmission A second transmission of the output preparation signal in the low logic state through the terminal Q1 The input ready signal of the high logic state is supplied to one input terminal of the logical multiplication device G2 of the interdetermination means 202, and the inversion output terminal Q1 is used to transmit the input side preparation signal of the transmission side circuit device and the logical multiplication device G1. It is supplied to one input terminal to instruct the second transmission instantaneous determining means 202 not to read the digital information, and sends an instruction to transmit the digital information to the transmitting side circuit device. By repeating the operation as described above, the first transmission instantaneous determination means 201 causes the register RTG1 to transmit the digital information supplied from the transmission side circuit device to the register RGT2. Then, the logical multiplication device G2 of the second transmission instantaneous determining means 202 transmits the first transmission in a state in which a high logic logic signal flows from the inverted output terminal Q2 of the flip-flop FF2 to one input terminal. From the non-inverting output terminal Q1 of the flip-flop FF1 of the instantaneous determining means 201 to the other input terminal, the propagation delay time of the flip-flop FF2 is input from the input signal of the high logic state to the other input terminal. Generates a high logic transmission means control signal having a width, and resets the terminal R1 of the flip-flop FF1 and the clock terminal CLK2 and the flip-flop of the register RGT2 of the first transmission instantaneous determining means 201. Supply to the set terminal S2 of (FF2). The register RTG2 of the transmission path 10 has 8 bits of digital information supplied from the register RGT1 to the input port when a transmission instantaneous control signal having the high logic pulse is applied to the clock terminal CLK2. Is latched and applied to the input port of the register (RGT3) through the output port. When the instantaneous transmission control signal having a high logic pulse is applied from the output terminal of the logical multiplication device G2 of the flip-flop FF2 of the second transmission instantaneous determination means 202 to the set terminal S2, The output preparation signal of the high logic state is supplied to the logical multiplication device G3 of the second transmission instantaneous determination means 203 through the inversion output terminal Q2, while the logic of the low logic state is supplied through the inversion output terminal Q2. The signal is supplied to one input terminal of the logical multiplication device G2 to instruct the third transmission instantaneous determination means 203 to read the digital information, and then the logical multiplication device G3 of the third transmission instantaneous determination means 203. And a third transmission moment determining means for outputting a low logic output ready signal through the non-inverting output terminal (Q2) when a transmission instantaneous control signal having a high logic pulse is input from the output terminal of the terminal to the reset terminal R2. The inverse output terminal Q2 is supplied to one input terminal of the logical multiplication device G3 of (203). Through supplies a logic signal with a high logic state to one input terminal of the logical product element (G2) and sends an instruction malraneun of reading the second digital information in a transmission time determination means 203.
위와 같은 작동을 반복하여 제2전송순간결정수단(202)은 레지스터(RGT2)로 하여금 레지스터(RGT1)로 부터 공급되는 디지탈정보를 레지스터(RGT3)쪽으로 전송한다.By repeating the above operation, the second transfer instant determination means 202 causes the register RTG2 to transfer the digital information supplied from the register RGT1 to the register RGT3.
제3전송순간결정수단(203)의 논리곱소자(G3)는 플립플롭(FF3)의 반전출력단자(Q3)로 부터 한쪽입력단자로 하이논리상태의 논리신호가 유입되는 상태에서 제2전송순간결정수단(202) 제2전송순간결정수단(202)의 플립플롭(FF2)의 비반전출력단자(Q2)로 부터 다른한쪽단자로 하이논리상태의 출력준비신호가 인입될 때 부터 플립플롭(FF3)의 전파지연시간 만큼의 폭을 갖는 하이논리상태의 전송수간 제어신호를 발생하여 제2전송순간결정수단(202)의 플립플롭(FF2)의 리세트단자(R2) 및 레지스터(RGT3)의 클럭단자(CLK3)와 플립플롭(FF3)의 세트단자(S3)에 공급한다. 전송통로(10)의 레지스터(RGT3)는 상기 하이논리상태의 펄스를 갖는 전송순간 제어신호가 클럭단자(CLK3)로 인가될 때 상기 레지스터(RGT2)로 부터 공급되는 8비트의 디지탈정보를 래치하여, 출력포트를 통해 레지스터(RGT4)의 입력포트로 인가한다.The logical multiplication device G3 of the third transmission moment determining means 203 has a second transmission moment in a state where a high logic state logic signal flows from one of the inverted output terminals Q3 of the flip-flop FF3 to one input terminal. Determination means 202 From the non-inverting output terminal Q2 of the flip-flop FF2 of the second transmission instantaneous determining means 202 to the other terminal, the flip-flop FF3 from the output preparation signal of the high logic state is introduced. Generates a high logic state transmission signal having a width equal to the propagation delay time, and resets the reset terminal R2 and the clock of the register RTG3 of the flip-flop FF2 of the second transmission instantaneous determining means 202. The set is supplied to the set terminal S3 of the terminal CLK3 and the flip-flop FF3. The register RTG3 of the transmission path 10 latches 8 bits of digital information supplied from the register RGT2 when a transmission instantaneous control signal having the high logic pulse is applied to the clock terminal CLK3. Then, it is applied to the input port of the register (RGT4) through the output port.
제3전송순간결정수단(203)의 플립플롭(FF3)은 상기 논리곱소자(G3)의 출력단자로 부터 세트단자(S3)로 하이논리상태의 펄스를 갖는 전송순간제어신호가 인가될 때 비반전출력단자(Q3)를 통해 하이논리상태의 출력준비신호를 제4전송순간결정수단(204)의 논리곱소자(G4)에 공급하는 한편 반전출력단자(Q3)를 통해서는 로우노리상태의 논리신호를 논리곱소자(G3)의 한쪽 입력단자에 공급하여 제 4 전송순간결정수단(204)의 논리곱소자(G4)의 출력단자로 부터 리세트단자(R3)로 하이논리상태의 펄스를 갖는 전송순간 제어신호가 인입될 때 비반전출력단자(Q3)를 통해 로우논리상태의 출력준비 신호를 제4전송순간결정수단(204)의 논리곱소자(G4)의 한쪽입력단자에 공급하는 한편 반전출력단자(Q3)를 통해서는 하이논리상태의 논리신호를 논리곱소자(G3)의 한쪽입력단자에 공급하여 제2전송순간결정수단(202)에 디지탈정보를 읽어가지 말라는 지시를 보낸다. 위와 같이 작동을 반복하여 제3전송순간결정수단(202)은 레지스터(RGT3)로 하여금 레지스터(RGT2)로부터 공급되는 디지탈정보를 레지스터(RGT4)쪽으로 전송한다.The flip-flop FF3 of the third transmission instantaneous determining means 203 is non-transmitted when a transmission instantaneous control signal having a high logic pulse is applied from the output terminal of the logical multiplication device G3 to the set terminal S3. The output preparation signal in the high logic state is supplied to the logical multiplication device G4 of the fourth transmission instantaneous determination means 204 through the inversion output terminal Q3, while the logic of the low logic state is inverted through the inversion output terminal Q3. The signal is supplied to one input terminal of the logical multiplication device (G3) and has a high logic pulse from the output terminal of the logical multiplication device (G4) of the fourth transmission instantaneous determination means (204) to the reset terminal (R3). When the instantaneous transmission control signal is input, the non-inverted output terminal Q3 is supplied with an output preparation signal in a low logic state to one input terminal of the logical multiplication device G4 of the fourth transmission moment determination unit 204 and inverted. Through the output terminal Q3, the logic signal in the high logic state is input to one input terminal of the logical multiplication device G3. Supply and sends an instruction malraneun of reading the second digital information transmission time determination means 202. By repeating the operation as described above, the third transfer moment determining means 202 causes the register RTG3 to transfer the digital information supplied from the register RGT2 to the register RGT4.
제4전송순간결정수단(204)의 논리곱소자(G4)는 플립플롭(FF4)의 반전출력단자(Q4)로 부터 한쪽입력단자로 하이논리상태의 논리신호가 유입되고 수신측 회로장치로 부터 반전소자(21)를 통해 중간입력단자로 하이논리상태의 반전된 리드신호가 유입되는 상태에서 제3전송순간결정수단(203) 플립플롭(FF3)의 비반전출력단자(Q3)로 부터 다른한쪽 입력단자쪽으로 하이논리상태의 출력준비신호가 인입될 때 플립플롭(FF4)의 전파지연시간 만큼의 폭을 갖는 하이논리상태의 전송순간 제어신호를 발생하여 제3전송순간결정수단(203)의 플립플롭(FF3)의 리세트단자(R3) 및 레지스터(RGT4)의 클럭단자(CLK4)와 플립플롭(FF4)의 세트단자(S4)에 공급한다. 전송통로(10)의 레지스터(RGT3)는 상기 하이논리상태의 펄스를 갖는 전송순간제어신호가 클럭단자(CLK4)로 인가될 때 상기 레지스터(RGT3)로 부터 공급되는 8비트의 디지탈정보를 래치하여 출력포트를 통해 수신측 회로장치의 입력포트쪽으로 인가한다.The logical multiplication device G4 of the fourth transmission instantaneous determination means 204 receives a high logic logic signal from one of the inverted output terminals Q4 of the flip-flop FF4 to one input terminal and passes from the receiving circuit device. The other side from the non-inverting output terminal Q3 of the third transmission instantaneous determining means 203 flip-flop FF3 while the inverted read signal of the high logic state flows into the intermediate input terminal through the inverting element 21. When the output preparation signal of the high logic state is inputted toward the input terminal, the high logic state transmission moment control signal having a width equal to the propagation delay time of the flip-flop FF4 is generated to flip the third transmission moment determination means 203. The reset terminal R3 of the flop FF3 and the clock terminal CLK4 of the register RTG4 and the set terminal S4 of the flip flop FF4 are supplied. The register RTG3 of the transmission path 10 latches 8 bits of digital information supplied from the register RGT3 when a transmission instantaneous control signal having the high logic pulse is applied to the clock terminal CLK4. It is applied to the input port of the receiving circuit device through the output port.
제4전송순간결정수단(204)의 플립플롭(FF4)은 상기 논리곱소자(G4)의 출력단자로 부터 세트단자(S4)로 하이논리상태의 펄스를 갖는 전송순간 제어신호가 인가될 때 비반전출력단자(Q2)를 통해 하이논리상태의 출력준비신호를 수신측 회로장치에 공급하는 한편 반전출력단자(Q1)를 통해서는 로우논리상태의 논리신호를 논리곱소자(G4)의 한쪽 입력단자에 공급하여 제3전송순간결정수단(203)에 디지탈 정보를 읽어가라는 지시를 한 후 상기 수신측회로장치로 부터 리세트단자(R2)로 하이논리상태의 펄스를 갖는 리드(READ)가 인입될 때 비반전출력단자(Q1)를 통해 로우논리상태의 출력준비신호를 수신측 회로장치 쪽으로 공급하는 한편 반전출력단자(Q1)를 통해서는 하이논리상태의 논리신호를 논리곱소자(G4)의 한쪽입력단자에 공급하여 수신측회로장치에 디지탈정보를 읽어가지 말라는 지시를 보낸다. 위와 같이 작동을 반복하여 제4전송순간결정수단(204)은 레지스터(RGT4)로 하여금 레지스터(RGT3)로 부터 공급되는 디지탈정보를 수신측 회로장치쪽으로 전송한다.The flip-flop FF4 of the fourth transmission instantaneous determination means 204 is non-transmitted when a transmission instantaneous control signal having a high logic pulse is applied from the output terminal of the logical multiplication device G4 to the set terminal S4. A high logic output ready signal is supplied to the receiving side circuit device through the inverting output terminal Q2, while a low logic state logic signal is supplied to one input terminal of the logical product element G4 through the inverting output terminal Q1. Is supplied to the third transmission instantaneous determination means 203 to instruct the digital information to be read, and then a read READ having a high logic pulse is introduced from the receiving circuit device to the reset terminal R2. The non-inverting output terminal Q1 supplies the output preparation signal in the low logic state to the receiving circuit device, while the inverting output terminal Q1 supplies the logic signal in the high logic state to one of the logical AND elements G4. Supply to input terminal and supply digital to receiving circuit Malraneun kind of information sends a read instruction. By repeating the operation as described above, the fourth transmission instantaneous determination means 204 causes the register RTG4 to transmit the digital information supplied from the register RGT3 to the receiving side circuit device.
결과적으로 전송제어수단(20)은 전송통로(10)상에 디지탈 정보가 저장되어 있지 않은 상태에서 송신측회로장치의 동작속도에 맞추어 전송통로(10)가 디지탈 정보를 인입하도록 상기 전송통로(10)를 제어하고, 또한 전송통로(10)상에 디지탈 정보가 충만저장되어 있는 상태에서는 수신측 회로장치의 동작주기마다 송신측동작주기동안에 전송통로(10)가 디지탈 정보를 인입하도록 상기 전송통로(10)를 제어하게 된다.As a result, the transmission control means 20 transmits the digital transmission path 10 so that the transmission path 10 introduces the digital information in accordance with the operating speed of the circuit device on the transmission side when no digital information is stored on the transmission path 10. ), And in the state in which the digital information is fully stored on the transmission path 10, the transmission path 10 receives the digital information during the transmission side operation cycle for each operation cycle of the receiving circuit device. 10).
상술한 바와 같이 본 고안은 동작속도가 빠른 송신측 회로장치로 부터 출력되는 정보를 동작속도가 느린 수신측 회로장치쪽으로 전송할 경우 송신측 회로장치가 수신측 회로장치의 동작시간동안 디지탈 정보전송을 위해 대기하여야 하는 대기시간을 제거할 수 있는 이점이 있으며 이들 송수신측 회로장치에 의해 다른 회로장치가 대기상태에 있게 되는 문제점을 해소할 수 있는 이점이 있다.As described above, in the present invention, when the information output from the transmitting circuit device having a high operating speed is transmitted to the receiving circuit device having a slow operation speed, the transmitting circuit device transmits digital information during the operation time of the receiving circuit device. There is an advantage that can eliminate the waiting time to be waited, and there is an advantage that can solve the problem that the other circuit device is in the standby state by these transceiver circuit devices.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900002166U KR920002581Y1 (en) | 1990-02-27 | 1990-02-27 | Fifo transfer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900002166U KR920002581Y1 (en) | 1990-02-27 | 1990-02-27 | Fifo transfer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910015828U KR910015828U (en) | 1991-09-25 |
| KR920002581Y1 true KR920002581Y1 (en) | 1992-04-25 |
Family
ID=19296285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019900002166U KR920002581Y1 (en) | 1990-02-27 | 1990-02-27 | Fifo transfer circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920002581Y1 (en) |
-
1990
- 1990-02-27 KR KR2019900002166U patent/KR920002581Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910015828U (en) | 1991-09-25 |
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