KR920000841B1 - Decoder - Google Patents

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KR920000841B1 KR1019880017337A KR880017337A KR920000841B1 KR 920000841 B1 KR920000841 B1 KR 920000841B1 KR 1019880017337 A KR1019880017337 A KR 1019880017337A KR 880017337 A KR880017337 A KR 880017337A KR 920000841 B1 KR920000841 B1 KR 920000841B1
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

The decoder reduces the total occupying area of data within the chip and increases the operating speed. The decoder includes: a first set of transistors (Q11 and Q12) in the number of three or more, with their gates connected to one of bit signals of a pair of combined signals; a second set of transistors (Q13 and Q14) connected between a first node (M) and a pair of output terminals (01 and 02); and a third set of transistors (QV1 and QV2) connected between the output terminals (01 and 02) and a ground terminal and serving as pull-down loads for the output terminals (01 and 02).

Description

디코우더Decoder

제1도는 종래의 3-입력 디코우더의 구성을 예시한 회로도.1 is a circuit diagram illustrating the configuration of a conventional three-input decoder.

제2도는 본 발명의 디코우더에 사용한 레벨 시프터 회로의 구성을 예시한 회로도.2 is a circuit diagram illustrating the configuration of a level shifter circuit used in the decoder of the present invention.

제3도는 본 발명에 의한 레벨 시프터를 이용한 3-입력 디코우더의 구성을 예시한 회로도이다.3 is a circuit diagram illustrating the configuration of a three-input decoder using a level shifter according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1~4 : 출력 선택부1 ~ 4: Output selector

Q11~Q14,Q21~Q24,Q31~Q34,Q41~Q44: n채널트랜지스터Q 11 to Q 14 , Q 21 to Q 24 , Q 31 to Q 34 , Q 41 to Q 44 : n-channel transistor

Qv1, Qv2: 풀 다운 트랜지스터 M1~M4: 레벨 시프터의 n채널 트랜지스터Qv 1 , Qv 2 : Pull-down transistor M 1 to M 4 : n-channel transistor of level shifter

본 발명은 어떤 조합으로 된 입력신호가 인가될 때 그 조합에 대응하는 하나의 출력단자에 신호를 발생하는 디코우더(decoder)에 관한 것으로서, 특히 칩내에서의 점유 면적을 줄이고 동작속도를 빠르게 하여 경제성을 향상시킨 레벨 시프터(level shifter)를 이용한 디코우더에 관한 것이다.The present invention relates to a decoder that generates a signal to one output terminal corresponding to the combination when an input signal of any combination is applied, and in particular, reduces the footprint in the chip and speeds up the operation. The present invention relates to a decoder using a level shifter with improved economics.

일반적으로 1칩 마이크로 프로세서, 주문형 직접회로, 전자기기의 컨트롤러 등 많은 디지털 시스템 속에서 게이트 조합의 대표적인 기능회로로 사용되고 있는 디코우더는 여러 조합 신호의 데이터를 해독하여 기억장치의 치의 번지등을 찾아내는 역할을 담당하고 있다. 이와같이 디지탈 시스템 내에서 게이트 조합의 제어용 기능회로로 사용되고 있는 디코우더는 그 구성에 있어 여러개의 CMOS NAND 게이트나 NOR 게이트의 조합으로 이루어져 있어 면적의 상당부분을 차지하게 된다. 즉, 디지탈 시스템 내에서 디코우더가 차지하는 면적이 크고 그에 따라 회로가 제한된 동작속도를 갖게 됨으로써 칩 단가 및 수율에 큰 영향을 미치게 된다.Decoders, which are commonly used as functional circuits of gate combinations in many digital systems such as 1-chip microprocessors, on-demand integrated circuits, and controllers of electronic devices, decode data of various combination signals to find the address of memory devices. It plays a role. As described above, the decoder, which is used as a function circuit for controlling the gate combination in a digital system, is composed of a combination of several CMOS NAND gates or NOR gates, and occupies a large part of the area. In other words, the area occupied by the decoder in the digital system, and thus the circuit has a limited operating speed, greatly affecting the chip cost and yield.

예를들어, 제1도에 도시한 바와 같이 CMOS NOR 게이트를 조합한 3입력 디코우더의 경우를 살펴본다.For example, a case of a three-input decoder in which a CMOS NOR gate is combined as shown in FIG. 1 will be described.

3비트의 신호를 A,B,C라 하고 디코우더에 의해 특정 비트선을 찾는 경우 01~08까지 8개의 출력에서 특정의 데이터를 선택해야 하므로 8개의 NOR 게이트가 필요하게 된다. 이때 1개의 NOR 게이트당 직렬 결합된 3개의 n채널 트랜지스터에 대하여 p채널 트랜지스터 3개가 병렬로 연결되어 총 6개의 트랜지스터가 필요하게 된다. 결국 3입력 디코우더의 경우 사용된 총 트랜지스터의 갯수는 48개이며, 4입력 디코우더의 경우라면 96개의 트랜지스터의 조합 및 그에 상응하는 면적이 요구될 뿐더러, 하나의 출력이 ″세트″되는 속도는 3입력 디코우더의 경우 P채널 트랜지스터 3개의 지연시간에 상응하므로 회로가 제한된 동작속도를 갖게 된다는 단점이 있었다.If a 3-bit signal is called A, B, or C, and a specific bit line is found by a decoder, eight NOR gates are required because specific data must be selected from eight outputs from 01 to 08. In this case, three p-channel transistors are connected in parallel to three n-channel transistors connected in series per one NOR gate, and a total of six transistors are required. After all, the total number of transistors used is 48 for a three-input decoder, and a four-input decoder requires a combination of 96 transistors and their corresponding area, and one output is ″ set ″. Since the speed corresponds to the delay time of three P-channel transistors in the case of the three-input decoder, the circuit has a limited operation speed.

따라서, 본 발명의 목적은 디코우더를 구성하는 트랜지스터의 갯수를 줄이고 동작속도를 개선하여 회로의 종합적인 경제성을 높일 수 있는 레벨 시프터를 이용한 디코우더를 제공함에 있다.Accordingly, an object of the present invention is to provide a decoder using a level shifter which can reduce the number of transistors constituting the decoder and improve the operation speed to increase the overall economics of the circuit.

상기 목적을 달성하기 위해서 본 발명은 n채널 트랜지스터만을 사용하되, 여러 출력 조건과 공통되는 입력들은 같은 트랜지스터들에 공통으로 연결시키고 나머지 다른 입력들에 대해서는 각 트랜지스터들을 멀티플렉스(multiplex)방식으로 하여 각 트랜지스터들의 게이트 단자에 연결시키며, 또한 어떤 입력데이터에도 선택되지 않은 출력들에 대해서는 레벨 시프터를 부하 트랜지스터에 공유연결시켜 리세트 시키도록 구성함을 특징으로 한다.In order to achieve the above object, the present invention uses only n-channel transistors, but inputs common to various output conditions are commonly connected to the same transistors, and for each of the other inputs, each transistor is multiplexed. It is connected to the gate terminal of the transistors, and for outputs that are not selected in any input data, the level shifter is configured to be reset by covalently connecting to the load transistor.

이하, 본 발명의 실시예를 도시한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the drawings showing an embodiment of the present invention will be described in detail the present invention.

제3도는 본 발명의 바람직한 실시예인 3입력 디코우더를 도시한 회로도로서 그 구성을 살펴보면 다음과 같다.3 is a circuit diagram showing a three-input decoder which is a preferred embodiment of the present invention.

우선, 3개의 입력선을

Figure kpo00001
로 규정하고 각각의 신호에 대한 반전신호를
Figure kpo00002
,
Figure kpo00003
,
Figure kpo00004
로 하며 각 출력을 01,02,03,04,05,06,07,08로 규정한다. 또한, 본 발명에 의한 디코우더에 사용되는 모든 트랜지스터는 n채널 트랜지스터만을 사용하는데 이는 전자의 이동도가 정공의 이동도보다 3배나 빠르다는 사실에 기인한 것으로서 회로의 구성을 단순화하고 동작속도를 빠르게 하기 위한 것이다.First of all, we need to
Figure kpo00001
And the inverted signal for each signal
Figure kpo00002
,
Figure kpo00003
,
Figure kpo00004
Each output is defined as 01,02,03,04,05,06,07,08. In addition, all transistors used in the decoder according to the present invention use only n-channel transistors due to the fact that electron mobility is three times faster than hole mobility, which simplifies the circuit configuration and improves the operation speed. It is intended to speed up.

Figure kpo00005
Figure kpo00005

3입력의 조건에 따라 8개의 출력 가운데 어는 하나에 논리 ″1″을 발생하는 디코우더는 표 1에 나타난 바와 같은 진가표의 논리로 동작하도록 되어 있다. 여기서, 각각의 입력조건 중 01의 출력에서 논리 ″1″의 신호가 발생되려면 01=

Figure kpo00006
·
Figure kpo00007
·
Figure kpo00008
의 논리식을 만족할 수 있는 회로구성이 이루어져야 한다. 마찬가지로 02~08에 대해서도, 02=
Figure kpo00009
·
Figure kpo00010
·C, 03=
Figure kpo00011
·B·
Figure kpo00012
, 04=
Figure kpo00013
·B·C, 05=A·
Figure kpo00014
·C, 06=A·
Figure kpo00015
·C, 07=A·B·
Figure kpo00016
및 08=A·B·C등의 논리식을 만족하는 회로 구성이 요구된다.The decoder, which generates a logic ″ 1 ″ in one of the eight outputs according to the conditions of the three inputs, is operated by the logic of the true value table as shown in Table 1. Here, if the signal of logic ″ 1 ″ is to be generated at the output of 01 of each input condition, 01 =
Figure kpo00006
·
Figure kpo00007
·
Figure kpo00008
A circuit configuration that satisfies the logic of must be made. Similarly for 02-08, 02 =
Figure kpo00009
·
Figure kpo00010
C, 03 =
Figure kpo00011
B
Figure kpo00012
, 04 =
Figure kpo00013
B, 05, A
Figure kpo00014
C, 06 = A
Figure kpo00015
C, 07 = A, B
Figure kpo00016
And a circuit configuration that satisfies a logical expression such as 08 = A, B, C, and the like.

본 발명에서는 상기한 출력 01~08을 발생하기 위한 회로를 구성함에 있어서, 다음과 같은 특징적 방안을 강구함으로써 회로의 구조를 단순화한 것이다.In the present invention, in constructing a circuit for generating the above-described outputs 01 to 08, the structure of the circuit is simplified by taking the following characteristic measures.

먼저, 상기와 같은 로직을 갖는 여러출력(01~08)중에서 서로 공통된 입력성분을 갖는 출력들에 대해서는 1그룹단위로 구분하여 각기 하나의 출력 선택부에서 인출되도록 구성한다. 즉, 01과 02의 출력은 그 입력중에서

Figure kpo00017
·
Figure kpo00018
의 입력을 공통적으로 지니고 있으며, 따라서 01과 02는 하나의 출력선택부(1)에서 인출되도록 한다. 그리고, 03과 04의 출력은
Figure kpo00019
·B의 공통입력을 가지며, 05와 06은 A·
Figure kpo00020
의 공통입력을, 07과 08은 A·B의 공통 입력을 각각 가지므로, 이들 출력 쌍은 각각 출력 선택부(2)(3)(4)에서 인출되게 한다. 그리고, 본 발명에서는 출력 선택부를 형성하는 부품인 MOS트랜지스터의 수를 최소화하기 위하여, 상기한 서로 다른 출력에 내표된 공통 입력들은 대응하는 출력선택부에서 동일한 트랜지스터들을 사용하여 공동으로 처리되도록 하였다. 이와 관련하여, 본 실시예에서, 상기한 공통입력들을 소정의 출력 선택부내에서 AND 논리를 수행하는 직렬 결합의 트랜지스터들의 각 게이트에 개별적으로 인가하도록 하고 있다. 즉,
Figure kpo00021
·
Figure kpo00022
의 공통입력을 갖는 서로 다른 출력(01) 및 (02)에 관련하여 공통입력 (
Figure kpo00023
)(
Figure kpo00024
)은 각기 출력 선택부(1)내의 직렬 결합된 트랜지스터(Q11)(Q12)의 게이트에 인가하고, 출력 (03) 및 (04)에 관련한 공통입력(
Figure kpo00025
)(B)은 출력선택부(2)내의 트랜지스터(Q-21)(Q22)의 게이트에 인가하고, 출력 (03) 및 (04)에 관련한 공통입력 (
Figure kpo00026
)(B)은 출력 선택부(2)내의 트랜지스터(Q31)(Q32)의 게이트에, 출력 (05) 및 (06)에 관련한 공통입력(A)(B)은 출력 선택부(4)내의 트랜지스터(Q31)(Q32)의 게이트에, 출력 (07) 및 (08)에 관련한 공통입력(A)(B)은 출력 선택부(4)내의 트랜지스터(Q41)(Q42)의 게이트에 인가한다.First, among outputs having the same logic as described above, outputs having input components common to each other are divided into one group unit and configured to be drawn from one output selector. That is, the 01 and 02 outputs
Figure kpo00017
·
Figure kpo00018
Has a common input, so that 01 and 02 are drawn out from one output selector (1). And the output of 03 and 04
Figure kpo00019
Has common input of B, 05 and 06 are A
Figure kpo00020
Since 07 and 08 have common inputs of A and B, respectively, these output pairs are each led out by the output selection sections 2, 3 and 4, respectively. In the present invention, in order to minimize the number of MOS transistors that are components forming the output selector, the common inputs expressed in the different outputs are jointly processed using the same transistors in the corresponding output selector. In this regard, in the present embodiment, the common inputs are individually applied to each gate of the transistors of the series-coupled transistors performing AND logic in a predetermined output selector. In other words,
Figure kpo00021
·
Figure kpo00022
With respect to different outputs (01) and (02) having a common input of
Figure kpo00023
) (
Figure kpo00024
Are applied to the gates of the series-coupled transistors Q 11 (Q 12 ) in the output selector 1, respectively, and the common input (
Figure kpo00025
) (B) is associated with the common input transistor (Is, and outputs to the gate of -21 Q) (Q 22) (03) and (04) in the output selector (2) (
Figure kpo00026
(B) is connected to the gates of the transistors Q 31 and Q 32 in the output selector 2, and the common inputs A and B related to the outputs (05) and (06) are output selectors (4). At the gates of transistors Q 31 and Q 32 therein, common inputs A and B associated with outputs 07 and 08 are connected to transistors Q 41 and Q 42 in output selector 4. Applied to the gate.

이어서, 상기한 출력쌍(01,02)(03,04)(05,06)(07,08)의 입력 조건중에서 공통입력을 제외한 잔여 입력 및 그 반전입력(C,

Figure kpo00027
)은 각기 대응하는 출력선택부(1)(2)(3)(4)내의 OR 논리를 수행하는 병렬결합의 트랜지스터(Q13,Q14)(Q23)(Q24)(Q33,Q34)(Q4,Q4)의 각 게이트 단자에 인가한다. 한편, 상기한 출력선택부(1)(2)(3)(4)내의 직렬 결합의 트랜지스터 중 최종단 (Q12)(Q22)(Q32)(Q42)의 드레인 단자를 병렬 결합의 트랜지스터(Q13,Q14)(Q23)(Q24)(Q33,Q34)(Q43,Q44)의 소오스 단자에 공동으로 연결하고, 병렬 결합된 양 트랜지스터(Q13,Q14)(Q23)(Q24)(Q33,Q34)(Q43,Q44)의 각각의 드레인 단자에서 서로 다른 디코딩 출력(01)(02)(03)(04)(05)(06)(07)(08)을 인출하도록 구성한다. 이와 같은 구성에 의해, 각각의 출력선택부에서 상기한 잔여입력 조건에 따라 공통입력과 잔여입력, 또는 공통입력과 잔여 반전입력이 선택적으로 AND논리된 결과가 상기한 디코딩 출력단자에서 인출되게 된다.Subsequently, among the input conditions of the output pairs (01, 02) (03, 04) (05, 06) (07, 08), the remaining input except for the common input and its inverting input (C,
Figure kpo00027
) Are the transistors in parallel combinations Q 13 , Q 14 performing the OR logic in the corresponding output selector (1) (2) (3) (4) (Q 23 ) (Q 24 ) (Q 33 , Q). 34 ) is applied to each gate terminal of (Q 4 , Q 4 ). On the other hand, of the transistors of the series coupling in the above-described output selector (1) (2) (3) (4) the drain terminal of the final terminal (Q 12 ) (Q 22 ) (Q 32 ) (Q 42 ) of the parallel coupling transistor (Q 13, Q 14) ( Q 23) (Q 24) (Q 33, Q 34) (Q 43, Q 44) jointly connected to the source terminal, and the both transistors (Q 13 coupled parallel, Q 14 Different decoding outputs (01) (02) (03) (04) (05) (06) at the respective drain terminals of (Q 23 ) (Q 24 ) (Q 33 , Q 34 ) (Q 43 , Q 44 ) (07) (08) is configured to be withdrawn. With such a configuration, the result of selectively ANDing the common input and the residual input, or the common input and the residual inverting input in accordance with the residual input condition in each output selection unit is drawn out from the decoding output terminal.

또한 상기한 각각의 출력 선택부 중에서 입력조건에 따라 선택되지 않은 출력단자에서는 논리 ″0″에 상당하는 정확한 논리전압(Ovolt)(리세트 신호)이 얻어지도록 하기 위하여, 각 출력선택부내의 상기한 병렬결합의 트랜지스터(Q13,Q14)(Q23)(Q24)(Q33,Q34)(Q43,Q44)의 각각의 드레인 단자와 접지 전위사이에 각각 부하 트랜지스터로서 풀 다운(Pull down)트랜지스터(QV1,QV2)를 설치한다. 그리고,이들 풀 다운 트랜지스터의 각각의 게이트 단자는 공히 이들 트랜지스터를 도통시킬 수 있는 출력 전압을 발생하는 레벨 시프터의 출력단자(VO)에 인가한다.In addition, in order to obtain an accurate logic voltage (Ovolt) (reset signal) corresponding to logic ″ 0 ″ at an output terminal which is not selected according to an input condition among the above-described output selection units, Between the respective drain terminals and ground potentials of the parallel coupled transistors Q 13 , Q 14 ) (Q 23 ) (Q 24 ) (Q 33 , Q 34 ) (Q 43, Q 44 ), the pull-downs as load transistors ( Pull down) Install the transistors (Q V1 , Q V2 ). Each gate terminal of these pull-down transistors is then applied to the output terminal V O of the level shifter which generates an output voltage capable of conducting these transistors.

이때 상기한 레벨 시프터는 입출력단자 간에 직류 전압을 평행이동시켜 저 임피이던스 상태를 유지하기 위한 것으로서 제2도에 도시한 바와 같은 구성을 가지는 바, 그 동작을 살펴보면 다음과 같다. 먼저 저 임피이던스의 상태로 출력선(V0)을 ″세트″하기 위해 직류전압 Vcc=5V, 문턴전압 VT=0.8V로 규정하고 각 트랜지스터(M1)(M2)(M3)(M4)들의 모양비를 각각 (W/L)1=(12/5), (W/L)2=(5/7), (W/L)3=(16/10), (W/L)4=(8/4)로 규정하는데 이는 원하는 출력상태에 따라 조정이 가능하다. 먼저 트랜지스터(M3)(M4)가 모두 포화상태에 있다고 가정하면 단자 전압(VA)과 출력전압(VO)과의 관계식은, β(W/L)1(VA-VO-VT)2=β(W/L)4(VO-VT)2의 식으로부터 구해지는바 각 값을 대입하여 풀면At this time, the level shifter is configured to maintain a low impedance state by moving the DC voltage in parallel between the input and output terminals, and has the configuration as shown in FIG. 2. First, in order to ″ set ″ the output line V 0 in the state of low impedance, the DC voltage Vcc = 5V and the moonturn voltage VT = 0.8V are defined and the aspect ratio of each transistor M1, M2, M3, M4 (W / L) 1 = (12/5), (W / L) 2 = (5/7), (W / L) 3 = (16/10), (W / L) 4 = (8 / 4), which can be adjusted according to the desired output state. First, assuming that the transistors M3 and M4 are all saturated, the relation between the terminal voltage VA and the output voltage VO is β (W / L) 1 (VA-VO-VT) 2 = β ( W / L) 4 (VO-VT) 2 is obtained from the equation

Figure kpo00028
Figure kpo00029
Figure kpo00028
Figure kpo00029

가 된다.Becomes

따라서, 트랜지스터(M1)(M2)(M3)가 모두 포화상태에 있다고 가정하면, β(W/L)1(Vcc-VA-VT)2=β(W/L)2(VA-VT)2+β(W/L)3(VA-VO-VT)2의 관계식으로 부터 VA=2.8V, VO=1.4V가 얻어진다.Therefore, assuming that transistors M1, M2, and M3 are all saturated, β (W / L) 1 (Vcc-VA-VT) 2 = β (W / L) 2 (VA-VT) 2 From the relation of + β (W / L) 3 (VA-VO-VT) 2 , VA = 2.8V and VO = 1.4V are obtained.

이와같이 레벨시프터의 출력선(VO)을 항상 ″세트″상태로 만들면, 출력선(VO)에 연결된 부하 트랜지스터(QV1)(QV2)들도 항상 ON으로 유지되어 어떤 조합의 입력선에 의해 선택되지 않은 출력들에 대해서 그 출력을 정확한 전압레벨(=OVolt)을 갖는 ″로우″상태로 설정해 준다.In this way, when the level shifter output line VO is always in the ″ set ″ state, the load transistors QV 1 (QV 2 ) connected to the output line VO are always kept ON and selected by any combination of input lines. For non-outputs, set the output to a ″ low ″ state with the correct voltage level (= OVolt).

한편, 동작속도를 높이기 위해서 본 발명은 n채널 트랜지스터만을 사용하여 하나의 출력선의 상태를 지정하는 회로의 동작속도가 n채널 트랜지스터 3개의 지연시간에 사응하도록 하여 종래에 비해 동작속도를 2배 정도 향상시킬 수 있게 하였다.On the other hand, in order to increase the operation speed, the present invention allows the operation speed of a circuit that designates the state of one output line using only n-channel transistors to correspond to the delay time of three n-channel transistors, thereby increasing the operation speed by about twice as compared with the conventional method. To make it possible.

이하에, 이상 설명한 바와같은 구성을 가진 본 발명의 레벨 시프터를 이용한 디코우더가 임의의 신호비트를 해독(decode)하여 특정의 출력을 선택해내는 과정을 설명한다. 일례로서, 010이라는 3비트 신호가 들어온다고가정하면 각 신호선(A)(

Figure kpo00030
)(B)(
Figure kpo00031
)(C)(
Figure kpo00032
)들은 각각 ″로우″, ″하이″, ″하이″, ″로우″, ″로우″, ″하이″상태가 된다. 그리고 ″로우″상태인 신호선(C)에 따라 트랜지스터(Q14)(Q24)(Q34)(Q44)들 모두는 OFF가 되어 다른 트랜지스터들에 관계없이 레벨 시프터의 출력선(VO)에 연결되어 항상 도통되어 있는 부하 트랜지스터(QV2)에 의해 출력선(02)(04)(06)(08)들은 모두 ″로우″상태가 된다. 또한, ″로우″상태인 신호선(A)에 의해 트랜지스터(Q31)(Q41)는 OFF가 되어 역시 출력선(05)(07)은 레벨 시프터에 의해 항상 도통되어 있는 부하트랜지스터(QV1)에 의해 ″로우″상태가 된다. 이제출력선(01)(03)의 검출이 남게되고, 이중에서 출력선(01)은 ″로우″상태인 신호선(
Figure kpo00033
)에 연결되어 OFF되어 있는 트랜지스터(Q12)에 의해 역시 ″로우″상태가 됨으로써 출력선(03)만이 선택되어질 수 있다. 즉, 출력선택부(2)의 트랜지스터(Q21)(Q22)(Q23)들이 ″하이″상태인 입력선(
Figure kpo00034
)(B)(
Figure kpo00035
)들에 의해 ON되어 있어 전압공급단자(Vdd)의 전압이 출력선(03)을 ″하이″상태로 세트 시키게 되며, 결국 01~08의 출력선 중 하나의 출력선(03)만을 선택할 수 있다. 다른 입력신호에 대해서도 마찬가지로 동작하여 소정의 출력선을 선택할 수 있다.The following describes a process in which the decoder using the level shifter of the present invention having the configuration as described above decodes arbitrary signal bits to select a specific output. As an example, assuming that a three-bit signal called 010 comes in, each signal line A (
Figure kpo00030
) (B) (
Figure kpo00031
) (C) (
Figure kpo00032
) Are ″ low ″, ″ high ″, ″ high ″, ″ low ″, ″ low ″, and ″ high ″ states, respectively. Then, according to the signal line C in the ″ low ″ state, all of the transistors Q 14 , Q 24 , Q 34 , and Q 44 are turned OFF, so that they are not connected to the output line VO of the level shifter regardless of the other transistors. Output lines 02 (04) (06) (08) are all brought into a ″ low ″ state by a load transistor QV 2 that is connected and always conducting. In addition, the transistor Q 31 (Q 41 ) is turned off by the signal line A in the ″ low ″ state, and the load transistor QV 1 is always connected to the output lines 05 and 07 by the level shifter. To "low" status. The detection of the output lines 01 and 03 now remains, of which the output line 01 is a signal line in the ″ low ″ state (
Figure kpo00033
) By the transistor (Q 12, which is connected to OFF) can also be selected, only "low" being the state output line (03). In other words, the input lines in which the transistors Q 21 (Q 22 ) and Q 23 of the output selector 2 are in a ″ high ″ state (
Figure kpo00034
) (B) (
Figure kpo00035
Are turned on, so that the voltage at the voltage supply terminal Vdd sets the output line 03 to the ″ high ″ state, so that only one output line 03 of one of the output lines 01 to 08 can be selected. . The other input signal is similarly operated to select a predetermined output line.

이상에서 설명한 바와 같이, 3입력 디코우더의 경우에 있어서 종래의 회로와 본 발명에 의한 회로를 각기 구성하는 트랜지스터의 갯수와 그 동작속도를 비교하면 표 2와 같다.As described above, in the case of the three-input decoder, the number of transistors constituting the conventional circuit and the circuit according to the present invention and the operation speed thereof are shown in Table 2 below.

[표 2]TABLE 2

Figure kpo00036
Figure kpo00036

본 발명의 레벨 시프터를 이용한 디코우더는 3입력 8출력의 방식이외에도 4입력 16출력의 방식에도 적용될 수 있으며, 종래의 디코우더 보다 집적도를 2배정도 증가시킬 수 있으며, 동작속도 또한 2배정도 빠르게 할 수 있는 장점을 가진다.The decoder using the level shifter of the present invention can be applied not only to the three-input eight-output method but also to the four-input 16-output method, which can increase the integration density by about two times than the conventional decoder, and the operation speed is also about twice as fast. It has the advantage to do it.

Claims (2)

nbit중 1비트를 제외한 나머지 비트들이 서로 동일한 한쌍의 조합신호에 대해서 상기 서로 다른 1비트의 상태에 따라서 상기 한쌍의 조합신호들에 대응하는 각 디코딩 출력을 발생하는 복수의 출력 선택부(1,2,3,4)을 구비한 m개의 nbit 조합신호를 디코딩하기 위한 디코우더에 있어서, 상기 각 출력선택부(1,2,3,4)은, 전원단자(Vdd)와 제1노드(M)사이에 각 채널이 서로 직렬연결되고, 상시 한쌍의 조합신호들의 각 동일비트신호중 어느 하나와 각 게이트가 연결된 적어도 3개 이상의 제1트랜지스터들(Q11,Q12)과, 상기 제1노드(M)와 한쌍의 출력단자(01,02)의 각 출력단자 사이에 각 채널이 연결되고 상기 서로 다른 1비트신호의 반전 및 비반전상태 중 어느하나와 각 게이트가 결합되는 두개의 제2트랜지스터(Q13,Q14)들; 및 상기 한쌍의 출력단자(01,02)의 각 출력단자와 접지 사이에 각 채널이 연결되고 각 게이트에 공급되는 제어전압(V0)에 따라서 상기 각 출력단자(01,02)에 대해서 풀다운 부하로 제공되는 두개의 제3트린지스터들(QV1,QV2)을 구비한 것을 특징으로 하는 디코우더.A plurality of output selectors (1, 2) for generating respective decoding outputs corresponding to the pair of combined signals according to the state of the different one bit with respect to the pair of combined signals except for one bit of n bits In the decoder for decoding m number of nbit combination signals having 3 and 4, each of the output selectors 1, 2, 3, and 4 has a power supply terminal Vdd and a first node M. Channels are connected to each other in series, and at least three first transistors Q 11 and Q 12 connected to one of the same bit signals of a pair of combination signals and each gate, and the first node Two second transistors each channel is connected between M) and each of the output terminals of the pair of output terminals 01 and 02, and one of the inverted and non-inverted states of the different 1-bit signals is coupled to each gate; Q 13 , Q 14 ); And a pull-down load for each output terminal (01,02) according to a control voltage (V 0 ) connected to each channel between each output terminal of the pair of output terminals (01,02) and ground and supplied to each gate. Decoder comprising two third transistors (QV 1 , QV 2 ) provided by. 제1항에 있어서, 상기한 트랜지스터는 n채널 MOS트랜지스터로 이루어진 것을 특징으로 하는 디코우더.The decoder of claim 1, wherein the transistor comprises an n-channel MOS transistor.
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