KR910005371B1 - Manufacturing method of super speed semiconductor - Google Patents

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Abstract

High speed semiconductor device for computer and communication is manufactured by: forming a N+-collector (107) after isolating the device using the oxide layer (108) and polycrystalline silicon (109); depositing the polycrystalline silicon (117) after forming the emittery region by mask processing followed by etching the oxide films; forming P+-imactive base region by etching the polycrystalline silicon films; forming a P- active base region by rapid thermal annealing the silicon deposited on the boron silicate glass (119) after ion-dry etching through the mask process for forming a base electrode of P+-polycrystalline Si with low pressure chemical vapor deposition (LPCVD).

Description

초고속 반도체 소자의 제조방법Manufacturing Method of Ultra Fast Semiconductor Device

제1도는 종래의 SBC 방법에 의한 바이폴라 NPN 트랜지스터의 단면도.1 is a cross-sectional view of a bipolar NPN transistor by a conventional SBC method.

제2도는 종래의 다결정 실리콘 자기정렬에 의한 바이폴라 트랜지스터의 단면도.2 is a cross-sectional view of a conventional bipolar transistor by polycrystalline silicon self-alignment.

제3도는 본 발명의 바이폴라 NPN 트랜지스터의 단면도.3 is a cross-sectional view of a bipolar NPN transistor of the present invention.

제4도는 본 발명의 바이폴라 NPN 트랜지스터 제조공정을 설명하기 위한 단면도.4 is a cross-sectional view for explaining a bipolar NPN transistor manufacturing process of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 실리콘 기판 101 : PN 접합분리100: silicon substrate 101: PN junction separation

102 : SWAMI 103, 103 : 다결정 실리콘 형성102: SWAMI 103, 103: polycrystalline silicon formation

104 : 에미터와 베이스의 접점사이 105 : 비활성 베이스영역104: between the contact point of the emitter and the base 105: inactive base area

106 : 활성 베이스영역 107 : 싱크(Sink) 공정106: active base region 107: sink process

108, 114 : 산화막 109, 115 : P-다결정 실리콘108, 114: oxide film 109, 115: P - polycrystalline silicon

110 : N-매몰층 111 : N형 에피층110: N - buried layer 111: N-type epitaxial layer

112 : 트랜지스터의 접지형성 113 : 산화막 성정112: grounding of transistor 113: oxide film formation

116 : 질화막 117 : 다결정 실리콘116 nitride film 117 polycrystalline silicon

118 : P-비활성베이스 영역의 근원 119 : BSG118: Source of P - Inactive Base Area 119: BSG

120 : BSG 격리 121 : N-에미터 확산원120: BSG isolation 121: N - emitter diffusion source

122 : 에미터 접합 123 : 티타늄 폴리사이드 공정122 emitter bonding 123 titanium polyside process

124 : 접점정의 E : 에미터124: contact definition E: emitter

B : 베이스 C : 콜렉터B: Base C: Collector

본 발명은 고속 반도체 소자의 제조방법에 과한 것으로, 특히 통신용 접적회로나 컴퓨터의 중앙처리장치등 빠른 속도의 특성을 요하는 회로에 사용되는 바이폴라 트랜지스터인 초고속 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a high speed semiconductor device, and more particularly, to a method for manufacturing an ultrafast semiconductor device, which is a bipolar transistor used in a circuit requiring high speed characteristics such as a communication integrated circuit or a computer central processing unit.

종래의 바이폴라 공정기술은 제1도에 도시한 바와 같이 PN 접합분리(101) 방법에 의한 측면확산과 깊은 접합깊이, 측면 공핍층 존재 및 넓은 에미터 면적등으로 인해 소자 자체의 용량성분가 저항성분이 커지게 되어 반도체 소자의 동작속도 및 전력소모 측면에서 좋은 특성을 얻을 수 없는 문제점이 있었다.In the conventional bipolar process technology, as shown in FIG. 1, the capacitance component of the device itself has a large resistance component due to the side diffusion and the deep junction depth, the presence of the side depletion layer, the large emitter area, and the like by the PN junction separation 101 method. There is a problem that can not obtain good characteristics in terms of operating speed and power consumption of the semiconductor device.

이와 같은 문제점을 해결하기 위하여 PAS(Polysilicon Self-Aligned)라 불리는 기술들이 속속 연구 발표되고 있지만 이 PSA 기술은 종래의 바이폴라 공정과는 전혀 다른 새로운 기술이다.In order to solve this problem, a technique called polysilicon self-aligned (PAS) has been studied and published one after another. However, this PSA technique is a completely new technology unlike the conventional bipolar process.

즉 제2도에 도시한 PSA 방법에 의해 만들어진 바이폴라 트랜지스터의 단면도처럼 LOCOS(Local Oxidation of Silicon)나 SWAMI(SideWAll Masked Isolation) 및 TRENCH(홈:溝)등에 의한 산화막 격리기술과, 아결정 실리콘 형성기술(103)(103'), 얇은 단결정 실리콘 성정기술 및 미세패턴 형성기술 등을 사용하여 베이스와 에미터 영역을 한개의 마스크로써 이루어지게 하며 상기 베이스와 에미터 접점사이(104)를 0.4μm이하로 형성시킨다.In other words, as shown in the cross-sectional view of a bipolar transistor made by the PSA method shown in FIG. 2, oxide film isolation technology using LOCOS (Side Oxideation of Silicon), SWAMI (SideWAll Masked Isolation), TRENCH, etc. (103) (103 '), thin single crystal silicon deposition technique, and fine pattern formation technique to make the base and emitter regions as a single mask, and the 104 between the base and emitter contacts is less than 0.4μm. To form.

이 방법을 사용하여 트랜지스터를 제작한 경우 마스크 오정렬(Misalign)에 의한 영향을 고려할 필요가 없을 뿐만 아니라, 에미터 및 베이스 전극의 접촉면에 얇은 산화막 하나를 사이에 두고 형성되므로 소자의 수평면적을 줄일 수 있으므로 접합용량을 비롯한 불필요한 용량성분이 감소되며, 비활성 베이스 영역에 의한 베이스 직렬저항의 감소 등으로 인하여 고속 스위칭 특성 및 높은 차단 주파수 등을 얻을 수 있다.When the transistor is manufactured using this method, it is not necessary to consider the influence of mask misalignment, and it is possible to reduce the horizontal area of the device because it is formed with a thin oxide film interposed between the emitter and the base electrode. Therefore, unnecessary capacitance components such as junction capacitances are reduced, and high-speed switching characteristics and high cutoff frequencies can be obtained due to a decrease in base series resistance due to an inactive base region.

또한 산화막 격리기술이 사용되므로 실제의 경우 SBC(Standard Buried Collector) 소자에 비해 약 (

Figure kpo00001
)정도의 작은 면적을 갖게 되므로 칩(Chip) 집적도 및 전력소비면에서 개선된 특성을 보여줄 수 있다.In addition, since oxide film isolation technology is used, it is about (compared to SBC (Standard Buried Collector) device.
Figure kpo00001
It has a small area such as) and can show improved characteristics in terms of chip density and power consumption.

그러나 상기 PSA에 의한 트랜지스터는 자기정령(Self-align)공정방법에 의해 P-다결정 실리콘을 확산원으로 하여 실리콘 안으로 비활성 베이스영역(105)을 만들어 주는데 이 비활성 베이스영역(105)의 면적이 커지게 되면 베이스와 콜렉터간의 접합용량이 증가하여 동작속도가 떨어지게 된다.However, the PSA transistor makes the inactive base region 105 into the silicon by using P - polycrystalline silicon as a diffusion source by a self-aligning process method, so that the area of the inactive base region 105 is increased. If this occurs, the junction capacity between the base and the collector increases, which reduces the operating speed.

따라서 초고속 바이폴라 트랜지스터를 만들기 위하여는 가능한한 상기 비활성 베이스영역(105)의 면적크기를 줄여야 한다.Therefore, in order to make an ultrafast bipolar transistor, the area size of the inactive base region 105 should be reduced as much as possible.

또한 활성 베이스영역(106)은 일반적으로 보론(Boron)을 이온 주입원으로 하여 베이스접합을 형성시키는데 이 과정에서 테일(Tail)현상등으로 인하여 얇은 접합을 형성시키기가 매우 어렵다.In addition, the active base region 106 generally forms a base junction using boron as an ion implantation source. In this process, it is very difficult to form a thin junction due to a tail phenomenon.

이렇게 되면 상기 베이스영역(105)(106)의 폭을 크게 감소시킬 수 없게 되어 소수 반송자(Minority Carrier)축적의 증가에 따른 확산용량이 커지게 되어 더 이상의 속도개선을 기대하기가 어려운 문제점이 발생한다.In this case, the widths of the base regions 105 and 106 cannot be greatly reduced, and the diffusion capacity increases due to the increase of the minority carrier accumulation, which makes it difficult to expect further speed improvement. do.

따라서 본 발명의 목적은 상기와 같은 문제점들을 해결한 고성능 반도체 소자의 구조 및 이를 제조하는 방법을 제공하는데 있는 것으로 이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.Accordingly, an object of the present invention is to provide a structure of a high-performance semiconductor device that solves the above problems and a method of manufacturing the same. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 의해 만들어진 바이폴라 NPN 트랜지스터의 단면도로서 P-비활성 베이스영역(105)의 폭이 산화막의 식각 정도에 따라 정의되므로 0.3μm 이하의 속도 장비의 성능에 좌우됨이 없이 쉽게 조절될 수 있다.3 is a cross-sectional view of a bipolar NPN transistor made by the present invention, and since the width of the P − inactive base region 105 is defined according to the etching degree of the oxide film, it can be easily adjusted without depending on the performance of the speed equipment of 0.3 μm or less. have.

아울러 활성 베이스영역(106)의 얇은 접합 형성을 위해서 기존의 이온주입방법 대신에 BSG(Boro Silicate Glass)를 확산원으로 하여 급속 열처리 방법(RTA:Rapid Thermal Annealing)을 행하므로 0.1μm 이하의 베이스폭 조절이 가능하게 되어 확산용량 감소등에 의한 초고속 바이폴라 소자를 제조할 수 있다.In addition, in order to form a thin junction of the active base region 106, instead of the conventional ion implantation method, BSG (Boro Silicate Glass) is used as a diffusion source to perform rapid thermal annealing (RTA: Rapid Thermal Annealing), so that the base width is 0.1 μm or less. It is possible to control the ultrafast bipolar device can be manufactured by the diffusion capacity reduction.

그리고 콜렉터 저항을 줄이기 위한 싱크(Sink)공정(107)을 포함하더라도 총마스크 수가 8개가 되어 기준 SBC 공정이나 PSA 방법과 거의 비슷한 공정수단이므로 비교적 용이하게 초고속 스위칭 특성을 갖는 소자를 만들 수가 있다.In addition, even if the sink (Sink) process 107 to reduce the collector resistance is 8 because the total number of masks is almost similar to the standard SBC process or PSA method, it is possible to make the device having the ultra-fast switching characteristics relatively easily.

이하 본 발명의 일 실시예를 들어 첨부도면 제4도에 의해서 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings of FIG. 4.

제4a도는 산화막(108)과 P-다결정 실리콘(109)을 사용하여 소자격리를 시킨 후 트랜지스터의 N-콜렉터(107)를 형성한 단면도이다.4A is a cross-sectional view of an N - collector 107 of a transistor after device isolation using the oxide film 108 and P - polycrystalline silicon 109.

즉, P-실로콘 웨이퍼(100) 표면에 비소(Arsenic) 또는 안티몬(Antimon)을 이온주입하여 상기 웨이퍼(100)전면에 2μm 깊이의 N-매몰층(110)을 형성시키고 약 1μm두께의 인(Phosp-horus)이 도우핑된 N형 에피층(111)을 성장시킨다.That is, P- chamber by ion implantation of arsenic (Arsenic), or antimony (Antimon) the cone wafer 100 surface N of 2μm depth on the entire surface of the wafer (100) to form a buried layer 110 is approximately 1μm thick (Phosp-horus) grows the doped N-type epitaxial layer 111.

그 다음은 소자격리를 위한 단계로써 500Å 두께의 산화막과 2000Å 두께의 질화막 10000Å 두께의 산화막을 마스크 물질로 사용하여 실리콘 웨이퍼(100)를 N-매몰층 이하까지, 즉 3.5μm 이상깊이의 깊은 수직 도량을 건식식각(Dry Etching)법을 사용하여 식각한 후 1500Å의 습식산화(Wet Oxidation)와 건식식각을 통하여 수직도량의 측면 산화막을 형성시키며, 이어서 소자격리 및 트랜지스터의 접지형성(112)을 동시에 할 목적으로, 파낸 수직도량에 5000Å의 다결정 실리콘을 도포한 후 보론을 이온 주입한다.Then, using the nitride film of a thickness of 10000Å of oxide film thickness of 500Å and 2000Å thick oxide film as a mask material N to silicon wafer 100 as a step for element isolation-deep vertically to the caliber below the buried layer, that is more than 3.5μm depth After etching using dry etching method, the side oxide film of vertical amount is formed through wet oxidation and dry etching of 1500Å, and then device isolation and ground formation 112 of transistor are simultaneously performed. For this purpose, after applying 5000 microns of polycrystalline silicon to the excavated vertical degree, boron is ion-implanted.

그리고 이 층위에 다시 5000Å의 다결정 실리콘을 도포한 후 925℃ 온도에서 열처리를 행하면 P-층이 다결정 실리콘 아래로 확산해 들어가 접지를 형성시키게 되고, 이후에 불필요한 부분을 제거하기 위하여 건식식각을 행한다.Then, the polycrystalline silicon of 5000 kPa was applied on this layer, and then heat-treated at 925 ° C. to diffuse the P − layer under the polycrystalline silicon to form ground, and then dry etching to remove unnecessary portions.

다음은 활성영역(Active Region)을 마스크 작업으로 정의한 후 3000Å 두께의 실리콘 표면을 건식 식각 해내고 5000Å의 산화막성장(113)을 하여 소자격리를 완료한다.Next, the active region is defined as a mask operation, and the silicon surface having a thickness of 3000 Å is dry-etched and the oxide layer growth 113 of 5000 Å is completed to complete device isolation.

그 이후 트랜지스터의 N-콜렉터 마스크 작업 후 인을 이온 주입하여 N-매몰층까지 확산시키고 활성영역위에 남아 있는 마스크층을 모두 제거해낸다.After that, after the N - collector mask operation of the transistor, phosphorus is ion implanted to diffuse into the N - buried layer, and all mask layers remaining on the active region are removed.

다음으로 웨이퍼(100) 전면에 1500Å의 산화막(114)과 보론이 이온 주입된 P-다결정 실리콘 막(115)을 3000Å 정도 입히고 그 위에 3000Å 두께의 질화막(116)을 저합화합 증착법(LPCVD)으로 입혀 준다.Next, a 1500 - nm oxide film 114 and a P - polycrystalline silicon film 115 into which boron is ion-implanted are coated on the entire surface of the wafer 100, and a nitride-film 116 of 3000-nm thickness is coated on the wafer 100 by low chemical vapor deposition (LPCVD). give.

상기 제4b도는 마스크 작업에 의해 트랜지스터의 에미터 영역을 정의한 다음 건식식각을 한 후 습식식각법으로 5000Å의 산화막을 식각해내고 그 위에 1500Å의 다결정 실리콘(117)을 도포시킨 단면도이다. 이 과정에서 상기 다결정 실리콘(117) 아래의 산화막은 약 3000Å 정도의 측면 식각효과를 나타내어 P-비활성 베이스영역을 정의해 주게 된다.FIG. 4B is a cross-sectional view of defining an emitter region of a transistor by a mask operation, followed by dry etching, and etching a 5000 nm oxide film by a wet etching method, and applying 1500 nm polycrystalline silicon 117 thereon. In this process, the oxide layer under the polycrystalline silicon 117 exhibits a side etching effect of about 3000 [mu] s to define the P - inactive base region.

상기 제4c도는 P-비활성 베이스영역이 형성되는 과정을 도시한 것으로 이 과정은 1500Å의 다결정 실리콘 막(117)을 습식산화법에 의해 완전히 산화시킨 후 습식식각을 하게 되는데 이때 상기 다결정 실리콘 막(117) 아래의 약 3000Å 폭의 공간은 산화막 형성중 다결정 실리콘으로 그대로 남게되며 이 부분은 P-비활성 베이스영역의 근원(118)으로 사용되며 열처리 과정중 아래로 확산해 들어가게 된다.FIG. 4C illustrates a process of forming a P - inactive base region. In this process, a 1500 nm polycrystalline silicon film 117 is completely oxidized by a wet oxidation method, followed by wet etching, wherein the polycrystalline silicon film 117 is formed. The space below about 3000 Å wide remains as polycrystalline silicon during oxide formation, which is used as the source 118 of the P - inactive base region and diffuses down during the heat treatment process.

상기 제4d도는 P-다결정 실리콘의 베이스 전극을 정의하기 위하여 마스크 작업에 이온 건식식각 작업을 한 후 3000Å의 BSG(119)를 웨이퍼 전면에 도포시켜 급속 열처리 방법을 통해 P-활성 베이스를 만드는 과정이다. 이때 보론을 이온 주입하는 방법 대신에 BSG를 활성 베이스의 확산원으로 사용하여 급속열처리 방법공정(1000℃에서 약 20초)으로 베이스 접합을 형성시키므로 0.2μm 이하의 매우 얇은 접합 효과에 의한 고속스위칭 특성을 얻을 수가 있다.4d illustrates a process of forming a P-active base through a rapid heat treatment method by applying an ion dry etching operation on a mask operation to define a base electrode of P - polycrystalline silicon, and then applying a BSG 119 of 3000 에 to the entire surface of the wafer. . In this case, BSG is used as the diffusion source of the active base instead of the ion implantation method, so that the base junction is formed by the rapid heat treatment method (about 20 seconds at 1000 ° C). You can get

상기 제4e도는 에미터 접합을 형성시키는 과정이며, 먼저 P-활성 베이스영역을 형성시킨 후 BSG막(119)을 건식식각하여 에미터와 베이스 접점을 BSG로 격리(120)시킨 다음 다결정 실리콘 3000Å을 저압화학 증착법에 의해 도포하였다.4E is a process of forming an emitter junction. First, after forming a P-active base region, the BSG film 119 is dry etched to isolate the emitter and the base contact with BSG (120). The coating was carried out by low pressure chemical vapor deposition.

여기에 비소를 이온 주입하여 N-에미터 확산원(121)을 만든 다음 급속 열처리 공정을 함으로써 0.1μm 이하의 얇은 에미터 접합(122)을 형성시킨다.By ion implantation of arsenic here N - By the following rapid thermal process made the emitter diffusion source 121 to form a thin emitter junction 122 is less than 0.1μm.

아울러 에미터 전극의 저항을 줄이기 이하여 티타늄 폴리사이드(TiSi2)공정(123)을 하게 되는데 상기 폴리사이드 형성과정 중 비소의 바깥 확산양(out-diffusion)이 매우 크므로 상기 티타늄 폴리사이드(TiS 2.2)의 타켓을 사용하여 600Å을 스퍼터링(Sputtering)방법으로 전극을 형성시킨다.In addition, the titanium polyside (TiSi 2 ) process 123 is performed to reduce the resistance of the emitter electrode. Since the out-diffusion of arsenic is very large during the polyside formation process, the titanium polyside (TiS 2) is increased. Using the target of 2.2), form electrode by sputtering method of 600Å.

다음에 마스크 작업을 행한 후에 건식식각 공정으로 에미터 및 콜렉터 전극을 정의하여 준다.Next, after the masking operation, the emitter and collector electrodes are defined by a dry etching process.

상기 제4f도는 최종적으로 제조공정을 완성한 단면도로서 접점정의(124) 및 금속층 증착과정은 일반적인 트랜지스터의 공정을 따랐으며 금속층은 알루미늄을 8000Å 두께로 진공 증착시켰다.4F is a cross-sectional view of the final manufacturing process. The contact definition 124 and the metal layer deposition process followed a general transistor process, and the metal layer was vacuum deposited to 8000 Å thick aluminum.

이상에서 설명한 바와 같은 방법으로 트랜지스터를 제작할 경우, 초고속을 요하는 통신용 반도체 집적회로 등에 효율적으로 대처할 수 있는 효과가 있는 것이다.When the transistor is manufactured by the method as described above, it is possible to efficiently cope with a semiconductor integrated circuit for communication that requires extremely high speed.

Claims (7)

웨이퍼(100) 표면에 N-매몰층(110)과 에피층(111)을 성장하고 수직도랑을 형성한 후 그 안을 산화막(108)과 보론으로 도우핑된 다결정 실리콘(109)으로 채워 각 소자들을 격리시키는 반도체 소자의 제조방법에 있어서, (a)상기 산화막(108)과 다결정 실리콘(109)을 사용하여 소자를 격리시킨 후 N-콜렉터(107)를 형성하는 공정과, (b)마스크 작업에 의해 에미터 영역을 정의한 다음 건식식각 후 습식식각법으로 산화막을 식각하고 다결정 실리콘(117)을 도포시키는 공정과, (c)다결정 실리콘 막을 식각하여 P-비활성 베이스영역(118)을 형성하는 공정과, (d)P-다결정 실리콘의 베이스 전극을 정의하기 위하여 마스크 작업에 이온 건식식각 후 BSG(119)를 웨이퍼 전면에 도포시켜 급속열처리 방법을 통해 P-활성 베이스를 만드는 공정과, (e)P-활성 베이스영역을 형성시킨 후 BSG막을 건식식각하여 에미터와 베이스 접점을 BSG로 격리(120)시켜 다결정 실리콘을 저압화학 증착법에 의해 도포함으로써 에미터 접함을 형성시키는 공정과를 구비한 후 통상의 접점정의(124) 및 금속층 증착과정을 거쳐 초고속으로 요하는 통신용 반도체 집적회로를 완성시킨 것을 특징으로 하는 초고속 반도체 소자의 제조방법.After the N - buried layer 110 and the epitaxial layer 111 are grown on the surface of the wafer 100 and vertical trenches are formed, the devices are filled with oxide 108 and boron-doped polycrystalline silicon 109. A method of manufacturing an insulating semiconductor device, comprising: (a) forming an N - collector 107 after isolating the device using the oxide film 108 and polycrystalline silicon 109, and (b) for mask operation. Defining the emitter region by etching the oxide film by wet etching followed by dry etching and applying polycrystalline silicon 117, (c) etching the polycrystalline silicon film to form the P - inactive base region 118; , (d) P - process of forming P-active base by rapid thermal treatment by applying BSG 119 on the front surface of wafer after ion dry etching in mask operation to define base electrode of polycrystalline silicon, and (e) P After forming the active base region Dry etching the BSG film to isolate the emitter and the base contact with the BSG (120), and apply polycrystalline silicon by low pressure chemical vapor deposition to form an emitter contact, followed by a conventional contact definition (124) and metal layer deposition. A method of manufacturing an ultra-high speed semiconductor device, comprising completing a semiconductor semiconductor communication circuit requiring ultra-high speed through a process. 제1항에 있어서, N-콜렉터(107) 형성공정은 소자격리 완료 후 N-콜렉터 마스크 작업 후 인을 이온 주입하여 N-매몰층까지 확산시키고 활성영역위에 남아 있는 마스크층을 모두 제거한 다음 웨이퍼 전면에 1500Å의 산화막(114)과 보론이 이온 주입된 P-다결정 실리콘 막을 저압화학 증착법으로 입혀주도록 한 것을 특징으로 하는 초고속 반도체 소자의 제조방법.The N - collector 107 forming process according to claim 1, wherein the formation of the N - collector 107 is followed by ion implantation of phosphorus after the N - collector mask operation is completed, the diffusion of the N - buried layer to the N- buried layer and the removal of all remaining mask layers on the active region A 1500-nm oxide film (114) and a P-polycrystalline silicon film implanted with boron are coated by a low pressure chemical vapor deposition method. 제1항에 있어서, 다결정 실리콘(117)을 도포시키는 공정에서 다결정 실리콘(117)아래의 산화막은 약 3000Å 정도의 측면 식각효과를 나타내어 P-비활성 베이스영역을 정의해 준 것을 특징으로 하는 초고속 반도체 소자의 제조방법.The ultrafast semiconductor device of claim 1, wherein, in the process of applying the polycrystalline silicon 117, the oxide film under the polycrystalline silicon 117 exhibits a side etching effect of about 3000 μs, thereby defining P − inactive base region. Manufacturing method. 제1항에 있어서, P-비활성 베이스영역(118) 형성공정에서 1500Å의 다결정 실리콘 막을 습식산화법에 의해 완전히 산화시킨 후 습식식각하며, 다결정 실리콘 아래의 약 3000Å폭 공간은 산화막 형성중 다결정 실리콘으로 그대로 남도록 한 것을 특징으로 하는 초고속 반도체 소자의 제조방법.The method of claim 1, wherein in the process of forming the P - inactive base region 118, a 1500 Å polycrystalline silicon film is completely oxidized by a wet oxidation method and then wet etched. Method for manufacturing a high speed semiconductor device, characterized in that left. 제1항에 있어서, P-활성 베이스를 만드는 공정에서 베이스 접합은 금속열처리 공정으로 0.2μm 이하의 매우 얇은 접합효과에 의한 고속 스위칭 특성을 얻도록 한 것을 특징으로 하는 초고속 반도체 소자의 제조방법.The method of manufacturing a super fast semiconductor device according to claim 1, wherein the base junction in the process of making the P-active base is a metal heat treatment process to obtain high-speed switching characteristics by a very thin bonding effect of 0.2 μm or less. 제1항에 있어서, 에미터 접합을 형성시키는 공정은 비소를 이온 주입하여 N-에미터 확산원(121)을 만든 다음 급속열처리 공정을 함으로써 0.1μm 이하의 얇은 에미터 접합(122)을 형성시키도록 한 것을 특징으로 하는 초고속 반도체 소자의 제조방법.The process of claim 1, wherein the forming of the emitter junction is performed by ion implanting arsenic to form an N - emitter diffusion source 121 and then performing a rapid heat treatment process to form a thin emitter junction 122 of 0.1 μm or less. Method for manufacturing an ultra-high speed semiconductor device, characterized in that. 제6항에 있어서, 에미터 접합(122)형성 후 에미터전극의 저항을 줄이기 위하여 티타늄 폴리사이드 공정(123)을 하게 되는데 이 공정중 비소의 바깥확산양이 매우 크므로 TiSi 2.2타켓을 사용하여 600Å을 스퍼터링 방법으로 전극을 형성시키도록 한 것을 특징으로 하는 초고속 반도체 소자의 제조방법.The titanium polyside process 123 is performed to reduce the resistance of the emitter electrode after the emitter junction 122 is formed. Since the outside diffusion of arsenic is very large, TiSi 2.2 target is used. A method of manufacturing an ultra-high speed semiconductor device, wherein an electrode is formed by sputtering at 600 Hz.
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