KR910005317B1

KR910005317B1 - Interface circuit

Info

Publication number: KR910005317B1
Application number: KR1019880011207A
Authority: KR
Inventors: 김병환
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1991-07-24
Also published as: KR900004144A

Abstract

The circuit integrates the signalling data, the voice data, and the user's data using the time compression multiplexing method to provide the inproved service to the two line type digital telephone subscribers. The circuit includes an inverter (10) for generating a first clock signal by inverting the receive enable signal (RxSHEN), a flip-flop (15) for latching a second synchronous signal of a master clock generator, an AND gate (20) for generating clear signal perivdically by receiving the second synchronous signal and the RxSHEN signal, a frequency divider (25) for generating a first and a second divided signal from the clock signal, an AND gate (30) for generating and transmitting a second synchronous signal from the first and the second divided signals, a latch (35) for latching and transmitting the signalling data transmitted from a CPU to input terminals (D1-D9).

Description

Integrated circuit of signaling data, voice data and user data

제1도는 송수신 데이타 구성도.1 is a block diagram of transmission and reception data.

제2도는 a, b는 본 발명에 따른 회로도.2 is a, b is a circuit diagram according to the present invention.

제3도는 본 발명에 따른 동작파형도.3 is an operational waveform diagram according to the present invention.

제4도는 일반적인 시간압축방식의 일실시도.4 is one embodiment of a general time compression method.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 인버터 15 : 플립플롭10: inverter 15: flip-flop

20, 30, 45 : 앤드게이트 25 : 분주기20, 30, 45: Andgate 25: Divider

35 : 래치 40 : 선택멀티플렉스35: Latch 40: Selective Multiplex

50,55 : 직병렬 레지스터 60 : 낸드게이트50, 55: serial and parallel register 60: NAND gate

65,70,75 : 병직렬 레지스터65,70,75: Parallel Serial Registers

본 발명은 2선식 디지털 전화기에 있어서 시간압축방식의 전송회로에 관한 것으로, 특히 시그날링 데이타, 음성 데이타(voice)및 사용자 데이타(data)를 통합하여 전송할 수 있는 시그날링 데이타, 음성 데이타 및 사용자 데이타 통합회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time compression transmission circuit in a two-wire digital telephone. In particular, the present invention provides signaling data, voice data, and user data that can be integrated and transmitted by signaling data, voice data, and user data. It relates to an integrated circuit.

일반적으로 2선식 전달방법에는 3가지 방식이 있다.In general, there are three methods for two-wire delivery.

첫째로 주파수분할방식(frequency Division Multiplying : FDM), 둘째로 에코제거방식(Echo Canceller Method : ECM), 셋째 시간압축방식(TIME Comperssion Multiplexing : TCM)이다.First, frequency division multiplying (FDM), second, echo canceler method (ECM), and third, time compression multiplexing (TCM).

이중에서 가격이 저렴하며 집적화가 용이한 시간압축방식을 본 발명에서는 적용한다.Among them, the time compression method which is inexpensive and easy to integrate is applied in the present invention.

그리고 본 발명에서 적용하는 시간압축방식에 대해 간단히 설명하면 이 방법은 제4a도와 같이 소정의 전송 릴레이시간(T)후의 마스터(master)(예 : 사설교환기)가 송신(Tx)하면, 제4b도와 같이 슬레이브(Slave)가 수신(Rx)하고, 상기 슬레이브에서 송신(Tx)하여 제4a도와 같이 상기 마스터(master)가 수신(Rx)하므로 일명 핑 퐁(ping pong)전송이라고 한다.In addition, the time compression method applied in the present invention will be briefly described. When the master (for example, private exchange) after a predetermined transmission relay time T transmits (Tx) as shown in FIG. 4A, the method of FIG. As the slave receives (Rx), the slave transmits (Tx) and the master (Rx) as shown in Figure 4a (Rx) is called a ping pong (ping pong) transmission.

즉 이 방법은 단위시간당 보내고자 하는 정보를 시간적으로 압축하여 단위시간보다 짧은 시간내에 송출하고 남는 시간을 상대방에게 할당하여 이 시간에 이용 정보를 전송하는 방법이다.That is, this method compresses the information to be sent per unit time in time, transmits it within a shorter time than the unit time, and allocates the remaining time to the counterpart to transmit the usage information at this time.

종래에는 아날로그전화기를 이용할 경우에 음성 데이타(voice)만 전송하는 것이 가능하였으므로, 사용자에게 만족스러운 서비스를 제공할 수 없는 문제점이 있어왔다.In the related art, it is possible to transmit only voice data when using an analog telephone, and thus there is a problem in that a satisfactory service cannot be provided to a user.

따라서 본 발명의 목적은 시간압축방식을 이용하여 시그날링 데이타, 음성 데이타(voice)및 사용자 데이타(data)를 통합 전달하므로 사용자에게 보다 양질의 서비스를 제공할 수 있는 시그날링 데이타, 음성 데이타, 사용자 데이타 통합회로를 제공함에 있다.Therefore, an object of the present invention is to integrate the signaling data, voice data (voice) and user data (data) using a time compression method to provide a higher quality service to the user signaling data, voice data, users To provide a data integrated circuit.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 마스터(예 : 사설교환기)와 슬레이브(예 : 디지털전화기)간에 송수신하는 데이타 구성도로서 프레임(frame)의 데이타 구성을 예시한 도면이다.FIG. 1 is a diagram illustrating a data structure of a frame as a data structure for transmitting and receiving between a master (for example, private exchange) and a slave (for example, digital telephone).

도면에 나타낸 바와 같이 1프레임의 길이는 총 24비트로서 구성되어 있다.As shown in the figure, one frame has a total length of 24 bits.

그리고 제1동기신호(SY1)은 동기를 위한 데이타로서 항상 ＂1＂이며 제2동기신호(SY)은 (1,0,0,0)의 주기를 가지고 프레임 구분데이타를 나타낸다.The first synchronization signal SY1 is data for synchronization and is always # 1. The second synchronization signal SY has frame periods of (1, 0, 0, 0) and represents frame division data.

또한, 제1시그날링 데이타(SG1), 제2시그날링 데이타(SG2)를 마스터와 슬레이브의 마이크로 프로세서간의 통신데이타로서 소프트웨어 제어신호이며 상기 데이타들은 각각 1비트씩 할당되었다.In addition, the first signaling data SG1 and the second signaling data SG2 are software control signals as communication data between the master and the slave microprocessors, and the data are allocated one bit each.

또한 디지털전화기의 음성신호를 디지털신호로 변환하여 데이타로 실려있는 음성 데이타(Voice)와 데이타단말에서 출력하는 사용자 데이타(data)는 각각 8비트씩 할당되었다.In addition, voice data of a digital telephone is converted into a digital signal, and voice data loaded as data and user data output from the data terminal are allocated 8 bits each.

그러므로 제1동기신호(SY1), 제2동기신호(SY2), 제1시그날링 데이타(sg1), 제2시그날링 데이타(SG2)가 각각 1비트씩 음성 데이타, 사용자 데이타는 각각 8비트씩 그리고 사용하지 않는 4비트 총 24비트로 구성된다.Therefore, the first synchronization signal SY1, the second synchronization signal SY2, the first signaling data sg1, and the second signaling data SG2 each have one bit of voice data, and the user data of eight bits. It consists of a total of 24 bits of 4 bits not used.

그리고 데이타 전화기만 사용할 때의 데이타 구성도 즉 한쌍의 전화선으로 디지털 전화기를 병렬로 사용할때는 사용자데이타(data)를 음성 데이타(voice)로하여 구성할 수 있다.In addition, a data structure when only a data telephone is used, that is, when using a digital telephone in parallel with a pair of telephone lines, user data can be configured as voice data.

제2도는 본 발명에 따른 시그날링 통합회로로서, 입력단자(11)를 통한 소정 마스터 클럭발생기의 수신인에이블신호(RXSHEN)를 인버팅하여 소정의 제1클럭신호를 생성하는 인버터(10)와, 상기 인버터(10)의 제1클러신호가 클럭단자(CK)로 입력에 따라 입력단자(1)를 통한 소정 마스터 클럭발생기의 제2동기신호(SY2)를 래치하는 플립플롭(15)와, 상기 플립플롭(15)에서 출력하는 제2동기신호(SY2) 입력단자(11)를 통한 소정 마스터 클럭발생기의 송신인에이블 신호를 각각 입력 비교하여 소정의 클리어 신호를 생성하는 앤드게이트(20)와, 입력단자(2)를 통한 소정 마스터 클럭발생기의 제2클럭신호 즉 8K클럭신호가 클럭단자(CK)로 입력함에 따라 2분주 및 3분주하여 4K분주신호, 2K분주신호를 생성하고 또한 상기 앤드게이트(20)의 클리어신호에 따라 클리어되는 분주기(25)와, 상기 분주기(25)의 4K분주신호, 2K분주신호를 입력비교하여 새로이 생성한 제2동기신호를 출력단자(93)를 통해 출력하는 앤드게이트(30)와, 라이트 클럭단자(4)를 통한 소정 중앙처리장치의 라이트 클럭이 클럭단자(CK)로 입력함에 따라 데이타버스(3)를 통한 소정의 데이타를 래치하는 래치(35)와, 상기 래치(35)를 통한 시그날링 데이타를 상기 분주기(25)의 4K분주신호와 2K분주신호에 따라 선택 래치하여 소정의 제1시그날링 데이타 제2시그날링 데이타를 생성하여 각각 출력단자(94,95)를 통해 출력하는 선택멀티플렉스(40)와, 입력단자(86)를 통한 소정 마스터 클럭발생기의 제3클럭신호 즉 8K클럭신호와 입력단자(87)를 통한 소정 마스터 클럭발생기의 제4클럭신호 즉 128K클럭신호를 양단자로 입력 비교하여 소정의제5클럭신호를 생성하는 앤드게이트(45)와, 상기 앤드게이트(45)의 제5클럭신호가 클럭단자(CK)로 입력함에 따라 상기 음성 데이타 입력단자(85)를 통한 소정 마스터의 음성 데이타 8비트를 직렬로 입력하여 병렬로 변환하는 직병렬 레지스터(50)와, 입력단자(89)를 통한 소정 마스터 클럭발생기의 제6클럭신호 즉 6KHZ클럭신호와 클럭단자(CK)로 입력함에 따라 데이타 입력단자(88)를 통한 소정 마스터의 사용자 데이타 8비트를 직렬로 입력하여 병렬롤 변환하는 직병렬 레지스터(55)와, 입력단자(90)를 통한 소정 마스터 클럭발생기의 송신인에이블신호와 입력단자(91)를 통한 소정 마스터 클럭발생기의 제7클럭신호 즉 512KHZ 클럭신호가 양단자로 입력함에 따라 비교하여 소정의 제8클럭신호를 생성하는 낸드게이트(60)와, 상기 낸드게이트(60)의 제8클럭신호가 클럭단자(CK)로 입력함에 따라 입력단자(92)를 통한 ＂5V＂신호 즉 제1동기신호, 상기 출력단자(93,94)를 각각 통한 제1시그날링 데이타 및 제2시그날링 데이타와 상기 직병렬 레지스터(50)의 음성 데이타 상위 4비트를 각각 병렬로 입력하고 상기 송신인에이블단자(90)를 통한 소정 마스터 클럭발생기의 송신인에이블신호가 입력함에 따라 출력단자(80)을 통해 직렬로 송신하는 병직렬 레지스터(65)와, 상기 낸드게이트(60)의 소정 제8클럭신호가 클럭단자(CK)로 입력함에 따라 상기 직병렬 레지스터(50)의 하위 4비트와 상기 직병렬 레지스터(55)의 상위 4비트를 각각 병렬로 입력하고 소정 마스터의 클럭발생기로부터 상기 송신인에이블단자(90)를 통한 소정 마스터 클럭발생기의 송신 인에이블신호가 입력함에 따라 상기 병직렬 레지스터(65) 및 출력단자(80)를 통해 직렬로 출력하는 병직렬 레지스터(70)와, 상기 낸드게이트(60)의 클럭신호가 클럭단자(CK)로 입력함에 따라 상기 직병렬레지스터(55)의 하위 4비트가 그라운드 레벨의 하위 4비트를 각각 병렬로 입력하여 송신 인에이블단자(90)를 통한 소정 마스터클럭발생기의 송신 인에이블 신호에 따라 상기 병직렬 레지스터(70)(65) 및 출력단자(80)를 통해 직렬로 레지스터(75)로 구성된다.2 is a signaling integrated circuit according to the present invention, an inverter 10 for generating a predetermined first clock signal by inverting an enable signal RXSHEN of a predetermined master clock generator through an input terminal 11; A flip-flop 15 for latching a second synchronization signal SY2 of a predetermined master clock generator through the input terminal 1 in response to the first clock signal of the inverter 10 being input to the clock terminal CK; An AND gate 20 which inputs a transmission enable signal of a predetermined master clock generator through the second synchronization signal SY2 input terminal 11 output from the flip-flop 15 to generate a predetermined clear signal, and The second clock signal of the predetermined master clock generator through the input terminal 2, that is, the 8K clock signal, is divided into two divisions and three divisions as the clock terminal CK is input to generate a 4K division signal and a 2K division signal. Divider 25 to be cleared in accordance with clear signal of 20 And an AND gate 30 for outputting a newly generated second synchronous signal through the output terminal 93 by comparing the 4K divided signal and the 2K divided signal of the divider 25 with the output terminal 93, and the write clock terminal 4. The latch 35 for latching predetermined data through the data bus 3 and the signaling data through the latch 35 as the write clock of the predetermined CPU through the clock terminal CK are inputted. Selective multiplexing 40 selectively latches the 4K divided signal and the 2K divided signal of the divider 25 to generate predetermined first signaling data and second signaling data and output them through the output terminals 94 and 95, respectively. And the third clock signal of the predetermined master clock generator through the input terminal 86, that is, the 8K clock signal and the fourth clock signal of the predetermined master clock generator through the input terminal 87, that is, the 128K clock signal, are compared with both terminals. And gate 45 for generating a predetermined fifth clock signal, and When the fifth clock signal of the AND gate 45 is inputted to the clock terminal CK, a serial / parallel register for serially inputting 8 bits of voice data of a predetermined master through the voice data input terminal 85 and converting them in parallel. 8 and the user data 8 bits of the predetermined master through the data input terminal 88 as inputted to the sixth clock signal of the predetermined master clock generator through the input terminal 89, that is, the 6KHZ clock signal and the clock terminal CK. Is inputted in parallel and converted in parallel to a parallel register 55, a transmit enable signal of a predetermined master clock generator through the input terminal 90, and a seventh clock signal of the predetermined master clock generator through the input terminal 91. That is, the NAND gate 60 generates a predetermined eighth clock signal by comparing the 512 KHZ clock signal with both terminals, and the eighth clock signal of the NAND gate 60 enters the clock terminal CK. Via terminal 92 A 5V signal, i.e., a first synchronization signal, the first signaling data and the second signaling data through the output terminals 93 and 94, respectively, and the upper four bits of the voice data of the serial / parallel register 50 in parallel. A parallel serial register 65 for inputting and serially transmitting through an output terminal 80 as the transmit enable signal of a predetermined master clock generator through the transmit enable terminal 90 is input, and the NAND gate 60. As the predetermined eighth clock signal is input to the clock terminal CK, the lower four bits of the serial and parallel registers 50 and the upper four bits of the serial and parallel registers 55 are input in parallel, respectively, and the clock generator of the predetermined master is input. A parallel serial register 70 which is serially output through the parallel serial register 65 and the output terminal 80 as a transmit enable signal of a predetermined master clock generator is input from the transmitter enable terminal 90 , The nand As the clock signal of the gate 60 is input to the clock terminal CK, the lower 4 bits of the serial and parallel registers 55 input the lower 4 bits of the ground level in parallel to each other through the transmit enable terminal 90. According to the transmit enable signal of a predetermined master clock generator, the parallel serial registers 70 and 65 are configured in series with the output terminal 80.

제3a도는 제1도에 따른 동작파형도로서, (a)는 소정 마스터의 클럭발생기로부터 생성하는 주파수동기신호의 파형이며, (b)는 입력단자(11)를 통한 소정마스터 클럭발생기의 수신인에이블신호(RXSHEN)의 파형이고, (c)는 입력단자(90)를 통한 소정 마스터 클럭발생기의 송신인에이블신호(TXEN)파형이고, (d)는 플립플롭(15)의 출력단자(Q)를 통한 출력신호의 파형이며, (e)는 앤드게이트(20)에서 출력되는 클리어신호 파형이고, (f)는 입력단자(2)를 통한 소정 마스터 클럭발생기의 제2클럭신호 즉 8K클럭신호의 파형이고, (g)는 분주기(25)를 통한 제1분주신호 즉 4K클럭신호의 파형이며, (h)는 분주기(25)를 통한 제2분주신호 즉 2K클럭신호의 파형이고, (i)는 앤드게이트(30)를 통한 제2동기신호(SY2(T))의 파형이며, (j 및 k)는 멀티플렉서(40)의 출력단자(Q1,Q2)를 통한 제1시그날링 데이타 및 제2시그날링 데이타(SG1(T),SG2(T))의 파형이다.3A is an operation waveform diagram according to FIG. 1, (a) is a waveform of a frequency synchronization signal generated from a clock generator of a predetermined master, and (b) is a reception enable of a predetermined master clock generator through an input terminal 11; A waveform of the signal RXSHEN, (c) is a waveform of the enable signal TXEN of the predetermined master clock generator through the input terminal 90, and (d) the output terminal Q of the flip-flop 15. (E) is a clear signal waveform outputted from the AND gate 20, and (f) is a waveform of the second clock signal of the predetermined master clock generator through the input terminal 2, that is, the 8K clock signal. (G) is the waveform of the first divided signal through the divider 25, that is, the 4K clock signal, (h) is the waveform of the second divided signal through the divider 25, that is, the 2K clock signal, and (i ) Is the waveform of the second synchronization signal SY2 (T) through the AND gate 30, and (j and k) are the first signaling through the output terminals Q1 and Q2 of the multiplexer 40. Data and second signaling data SG1 (T) and SG2 (T).

제3b도는 제2b도에 따른 동작파형도로서, (ㄱ)는 소정 클럭발생기로부터 발생하는 주파수동기신호의 파형이며, (ㄴ)는 입력단자(87)를 통한 소정 마스터 클럭발생기의 제4클럭신호 즉 128KHZ클럭파형이고, (ㄷ)는 입력단자(89)를 통한 소정 마스터 클럭발생기의 제6클럭신호 즉 64KHZ클럭파형이며, (ㄹ)는 앤드게이트(45)의 제5클럭신호의 파형이고, (ㅁ)는 음성 데이타 입력단자(85)를 통한 소정 마스터의 음성 데이타(VOICE)파형이며, (ㅂ)는 사용자 데이타 입력단자(85)를 통한 소정 마스터의 사용자 데이타(DATA)파형이고, (ㅅ)는 입력단자(90)를 통한 소정 마스터 클럭발생기의 송신인에이블신호(TXEN)파형이며, (ㅈ)는 낸드게이트(60)의 제8클럭신호의 파형이고, (ㅊ)는 출력단자(80)를 통한 전송데이타(TXFRAME)의 파형이며, (ㅍ)는 입력단자(80)를 통한 소정 클럭발생기의 제3클럭신호 즉 8KHZ클럭의 파형이다.3b is an operation waveform diagram according to FIG. 2b, (a) is a waveform of a frequency synchronization signal generated from a predetermined clock generator, and (b) is a fourth clock signal of a predetermined master clock generator through an input terminal 87. FIG. That is, 128KHZ clock waveform, (c) is the sixth clock signal of the predetermined master clock generator through the input terminal 89, that is, 64KHZ clock waveform, (d) is the waveform of the fifth clock signal of the AND gate 45, (X) is a voice data (VOICE) waveform of a predetermined master through the voice data input terminal 85, (b) is a user data (DATA) waveform of a predetermined master through the user data input terminal 85, (s) ) Is the transmit enable signal (TXEN) waveform of the predetermined master clock generator through the input terminal 90, () is the waveform of the eighth clock signal of the NAND gate 60, () is the output terminal (80). ) Is the waveform of transmission data (TXFRAME) through (), and (t) is the waveform of the predetermined clock generator. It is a waveform of 3 clock signals, that is, 8KHZ clock.

이하 본 발명을 전술한 제1,2,3도를 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 1, 2, and 3 described above.

먼저 하기의 설명중 인용되는 모든 신호는 제3a도의 (a), 제3b도의 (ㄱ)과 같은 소정 마스터 클럭발생기의 프레임 동기신호에 동기 일치되어 출력된다.First, all signals cited in the following description are output in synchronization with the frame synchronizing signal of a predetermined master clock generator as shown in FIGS. 3A and 3B.

소정 마스터의 클럭발생기로부터 제3a도의 (b)와 같은 수신 인에이블신호(RXSHEN)가 입력단자(11)를 통해 인버터(10)로 입력하면 상기 인버터(10)는 인버팅하여 소정의 제1클럭신호를 생성한다.When the receive enable signal RXSHEN as shown in (b) of FIG. 3a is input from the clock generator of the predetermined master to the inverter 10 through the input terminal 11, the inverter 10 inverts the predetermined first clock. Generate a signal.

그리고 상기 인버터(10)의 제1클럭신호가 플립플롭(15)의 클럭단자(CK)로 입력함에 따라 제3a도의 (d)와 같이 소정 마스터의 (1,0,0,0)의 주기를 가지는 신호 즉 제2동기신호(SY2)는 상기 플립플롭(15)의 입력단자(D)로 래치한다.As the first clock signal of the inverter 10 is inputted to the clock terminal CK of the flip-flop 15, the period of (1,0,0,0) of the predetermined master is changed as shown in (d) of FIG. 3a. The signal, that is, the second synchronization signal SY2, is latched to the input terminal D of the flip-flop 15.

이때 상기 플립플롭(15)는 제3a도(d)와 같이 래치된 신호를 출력단자(Q)를 통해 앤드게이트(20)의 한단자로 입력하고, 상기 앤드게이트(20)는 다른 단자로 상기 입력단자(11)를 통한 수신인에이블신호(RXSHEN)를 입력한다.At this time, the flip-flop 15 inputs the latched signal to one terminal of the AND gate 20 through the output terminal Q as shown in FIG. 3A (d), and the AND gate 20 is input to the other terminal. The receive enable signal RXSHEN is input through the terminal 11.

그러므로 상기 앤드게이트(20)는 제3a도의 (e)와 같은 소정의 클리어신호를 생성한다.Therefore, the AND gate 20 generates a predetermined clear signal as shown in (e) of FIG. 3A.

한편 소정 마스터의 클럭발생기로부터 입력단자(2)를 통한 소정의 제2클럭신호 즉 제3a도의 (f)와 같은 8K클럭신호는 분주기(25)로 입력한다.On the other hand, the predetermined second clock signal through the input terminal 2 from the clock generator of the predetermined master, that is, the 8K clock signal as shown in FIG. 3A (f), is input to the divider 25.

그리고 상기 분주기(25)는 입력된 8K클럭신호를 소정 분주하여 생성한 제1분주신호, 제2분주신호 즉 제3a도의 (g),(h)와 같은 4K분주신호, 2K분주신호를 앤드게이트(30)의 양단자로 각각 입력하는 동시에 선택멀티플렉스(40)의 선택입력단자(I9,I10)로 각각 입력한다.The divider 25 divides the first divided signal generated by the predetermined division of the input 8K clock signal, the second divided signal, that is, the 4K divided signal such as (g) and (h) of FIG. 3a and 2K divided signal. The signals are input to both terminals of the gate 30 and simultaneously to the selection input terminals I9 and I10 of the selection multiplex 40.

여기서 상기 분주기(25)는 상기 앤드게이트(20)의 클리어신호가 클리어단자(C)로 입력함에 따라 클리어되므로 4주기마다 한 번씩 클리어된다.Here, the divider 25 is cleared every four cycles because the divider 25 is cleared as the clear signal of the AND gate 20 is input to the clear terminal C.

한편, 상기 앤드게이트(30)는 상기 분주기(25)의 제1분주신호와 제2분주신호를 입력 비교하여 전송하기 위한 제2동기신호(SY2)를 생성한다.On the other hand, the AND gate 30 generates a second synchronization signal SY2 for comparing and transmitting the first divided signal and the second divided signal of the divider 25.

또 한편 래치(35)는 데이타버스(3)를 통한 제3a도의 (j)와 같은 소정 중앙처리장치의 시그날링 데이타를 8비트씩 래치하여 소정 중앙처리장치의 라이트클럭신호(DTLOCK)가 입력단자(4)를 통해 입력함에 따라 상기 멀티플렉서(40)의 입력단자(I3)로 입력된다.On the other hand, the latch 35 latches the signaling data of the predetermined central processing unit 8 bits by 8 bits through the data bus 3 so that the write clock signal DTLOCK of the predetermined central processing unit is input. As input through (4), it is input to the input terminal I3 of the multiplexer 40.

그리고 상기 멀티플렉서(40)는 상기 분주기(25)를 통한 제1분주신호 및 제2분주신호에 따라 제3a도의 (j)와 같이 시그날링 데이타를 한 비트씩 묶어 제1시그날링 데이타(SG1), 제2시그날링 데이타(SG2)를 각각 출력선(94,95)을 통해 출력한다.The multiplexer 40 bundles the signaling data bit by bit as shown in (j) of FIG. 3a according to the first divided signal and the second divided signal through the divider 25 to generate the first signaling data SG1. The second signaling data SG2 is output through the output lines 94 and 95, respectively.

한편 앤드게이트(45)는 입력단자(86)를 통한 제3b도의 (ㅍ)과 같은 소정 마스터 클럭발생기의 제3클럭신호 즉 8K클럭신호와 입력단자(87)를 통한 제3b도의 (ㄴ)과 같은 소정 마스터 클럭발생기의 제4클럭신호 즉 128K 클럭신호가 양단자로 각각 입력함에 따라 제3b도의 (ㄹ)과 같은 제5클럭신호를 생성하여 직병렬 레지스터(50)의 클럭단자(CK)로 입력한다.Meanwhile, the AND gate 45 may include the third clock signal of the predetermined master clock generator as shown in FIG. 3B through the input terminal 86, that is, the 8K clock signal and the diagram 3B through the input terminal 87. As the fourth clock signal of the predetermined master clock generator, that is, the 128K clock signal is input to both terminals, the fifth clock signal as shown in (d) of FIG. 3b is generated and input to the clock terminal CK of the serial / parallel register 50. do.

그리고 상기 직병렬 레지스터(50)는 상기 앤드게이트(45)의 제5클럭신호가 클럭단자(CK)로 입력함에 따라 상기 입력단자(85)를 통한 음성 데이타(voice) 8비트를 입력단자(I1-I8)를 통해 입력한다.The serial / parallel register 50 inputs 8 bits of voice data through the input terminal 85 as the fifth clock signal of the AND gate 45 is input to the clock terminal CK. -I8).

또한편 직병렬 레지스터(55)는 입력단자(89)를 통한 소정 마스터 클럭발생기의 제6클럭신호 즉 64KHZ 클럭신호가 클럭단자(CK)로 입력함에 따라 상기 입력단자(88)를 통한 소정 마스터의 사용자 데이타(data)를 입력단자(I1-I8)로 입력한다.In addition, the serial / parallel register 55 of the predetermined master through the input terminal 88 is input as the sixth clock signal of the predetermined master clock generator through the input terminal 89, that is, the 64KHZ clock signal is input to the clock terminal CK. Input user data (data) as input terminal (I1-I8).

이때 낸드게이트(60)은 입력단자(90)를 통한 제3b도의 (ㅅ)과 같은 소정 마스터 클럭발생기의 송신 인에이블신호(TXEN)와 입력단자(91)를 통한 소정 마스터 클럭발생기의 제7클럭신호 즉 512KHZ클럭신호를 양단자로 입력하여 제3b도의 (ㅈ)과 같은 소정의 제8클럭신호를 생성한다.At this time, the NAND gate 60 transmits the transmit enable signal TXEN of the predetermined master clock generator as shown in FIG. 3B through the input terminal 90 and the seventh clock of the predetermined master clock generator through the input terminal 91. A signal, i.e., a 512KHZ clock signal, is input to both terminals to generate a predetermined eighth clock signal as shown in FIG. 3B.

그리고 병직렬변환기(65)는 상기 낸드게이트(60)의 제8클럭신호가 입력함에 따라 입력단자(92)를 통한 5V신호 즉, 제1동기신호(SY1), 입력단자(93)를 통한 상기 제2동기신호(SY2) 입력단자(94)를 통한 제1시그날링 데이타(SG1), 입력단자(95)를 통한 제2시그날링 데이타(SG2)를 각각 입력단자(I5-I8)로 상기 직병렬 레지스터(50)의 출력단자(O1-O4)를 통한 음성 데이타(voice)의 상위 4비트를 입력한다.In addition, the parallel-to-serial converter 65 receives the 5V signal through the input terminal 92, that is, the first synchronous signal SY1 and the input terminal 93 as the eighth clock signal of the NAND gate 60 is input. The first signaling data SG1 through the second synchronization signal SY2 input terminal 94 and the second signaling data SG2 through the input terminal 95 are respectively input to the input terminals I5-I8. The upper four bits of the voice data through the output terminals O1-O4 of the parallel register 50 are input.

또한 병직렬 레지스터(70)는 상기 낸드게이트(60)의 제8클럭신호가 클럭단자(CK)로 입력함에 따라 상기 직병렬 레지스터(50)의 출력단자(O5-O8)를 통한 음성 데이타(voice)의 하위 4비트를 입력하고 상기 직병렬 레지스터(55)의 출력단자(O1-O4)를 통한 사용 데이타(data)의 상위 4비트를 입력한다.In addition, the parallel serial register 70 receives voice data through the output terminals O5-O8 of the serial / parallel register 50 as the eighth clock signal of the NAND gate 60 is input to the clock terminal CK. Input the lower 4 bits of < RTI ID = 0.0 >) < / RTI > and input the upper 4 bits of the usage data (data) through the output terminals O1-O4 of the serial / parallel register 55.

그리고 상기 병직렬 레지스터(75)는 상기 직병렬 레지스터(55)의 출력단자(O5-O8)를 통한 사용자 데이타의 하위 4비트를 입력단자(I1-I4)로 입력하고 그라운드레벨의 4비트를 입력단자(I5-I8)로 입력한다.The parallel register 75 inputs the lower 4 bits of user data through the output terminals O5-O8 of the serial / parallel register 55 to the input terminals I1-I4 and inputs 4 bits of the ground level. Input to terminals I5-I8.

이때 상기 병직렬 레지스터(65,70,75)는 상기 입력단자(90)를 통한 송신인에이블신호(TXEN)가 입력함에 따라 제1도에 도시된 데이타 구성도 같이 차례로 제1,2동기신호((SY1,SY2) , 제1,2시그날링 데이타(SG1,SG2), 음성 데이타(voice) 8비트, 사용자 데이타(data) 8비트, 사용하지 않는 4개의 널비트를 출력단자(80)를 통해 직렬로 소정 슬레이브(slave)시스템으로 출력한다.In this case, the parallel serial registers 65, 70, and 75 are sequentially inputted with the first and second synchronous signals as shown in FIG. 1 as the transmit enable signal TXEN through the input terminal 90 is input. (SY1, SY2), first and second signaling data (SG1, SG2), 8 bits of voice data, 8 bits of user data, and 4 null bits that are not used through the output terminal 80. Outputs to a predetermined slave system in series.

상술한 바와 같이 본 발명은 시간압축방식을 이용하여 시그날링 데이타, 음성 데이타(voice) 및 사용자 데이타(data)로 통합전달하므로 사용자에게 보다 양질의 서비스를 제공하는 이점이 있다.As described above, the present invention integrates and transfers the signaling data, voice data, and user data using a time compression method, thereby providing a higher quality service to the user.

Claims

In a transmission circuit for transmitting voice data and user data of a master, an inverted enable signal RXSHEN generated from a clock generator of a predetermined master through an input terminal 11 is inverted. Inverter 10 generating a predetermined first clock signal, and the second synchronization of the predetermined master clock generator through the input terminal 2 as the first clock signal of the inverter 10 is input to the clock terminal (CK) The flip-flop 15 latching the signal and the second synchronous signal of the flip-flop 15 and the transmit enable signal of the predetermined master clock generator through the input terminal 11 are compared with each other to obtain a clear signal at every predetermined period. The AND gate 20 to generate and the predetermined clock signal of the predetermined master clock generator through the input terminal 2 are divided into predetermined signals to generate the first divided signal and the second divided signal. Clearscene of the endgate 20 The output line 93 after newly generating a divider 25 to be cleared according to the present invention, a predetermined second synchronous signal for comparing and transmitting the first divided signal and the second divided signal of the divider 25. Signaling of the predetermined CPU through the data bus 3 as the AND gate 30 and the write clock of the predetermined CPU through the light clock terminal 4 are inputted to the clock terminal CK. The latch 35 for latching data to the input terminals D1-D9, and the output terminals Q1-Q8 of the latch 35 according to the first division signal and the second division signal of the divider 25. A multiplexer 40 for outputting predetermined first signaling data generated by selectively latching signaling data through the output line 94 and outputting second signaling data through the output line 95; A third clock signal of the predetermined master clock generator through 86 and a predetermined master clock through the input terminal 87; The AND gate 45 for generating a predetermined fifth clock signal by comparing the fourth clock signal of the generator with both terminals, and the fifth clock signal of the AND gate 45 is inputted to the clock terminal CK. A serial / parallel register 50 for serially inputting and converting voice data of a predetermined master through the data input terminal 85 and a sixth clock signal of the predetermined master clock generator through the input terminal 89 are clock terminals ( CK) inputs and outputs a serial / parallel register 55 for serially inputting user data of a predetermined master through the data input terminal 88 and converting it in parallel; and a transmission input of the predetermined master clock generator through the input terminal 90. The NAND gate 60 generates a predetermined eighth clock signal by comparing the seventh signal of the master clock generator through the enable signal and the input terminal 91 to both terminals, and the NAND gate 60 of the NAND gate 60. 8th clock signal Input to the clock terminal CK, the first synchronous signal through the input terminal 92, the second synchronous signal through the input terminal 93, the first signaling data through the input terminal 94, the input terminal ( The second signaling data through 95) and the predetermined upper bits of the input voice data of the serial / parallel register 50, respectively, in parallel, and the transmit enable signal of the predetermined master clock generator through the transmit enable terminal 90; Parallel serial register (65) transmitted in series through the output terminal (80) as input, and the eighth parallel signal (50) as the eighth clock signal of the NAND gate (60) is input to the clock terminal (CK). A parallel low-order bit of the serial parallel register 55 and a predetermined high-order bit of the serial parallel register 55 are respectively inputted in parallel and the transmit enable signal of the predetermined master clock generator is transmitted through the transmit enable terminal 90. 65) and the output terminal (80) As a parallel serial register 70 outputs in series and the clock signal of the NAND gate 60 is input to the clock terminal CK, the predetermined low bit and the bit of the ground level of the serial parallel register 55 are respectively input. A parallel output through the parallel registers 70 and 65 and the output terminal 80 as the transmit enable signal of a predetermined master clock generator is input in parallel and inputted through the transmit enable terminal 90. Signaling data, voice data, user data integrated circuit comprising a serial register (75).