KR910004263B1 - 컴퓨터 시스템 - Google Patents

Abstract

내용 없음.

Description

컴퓨터 시스템

제 1 도는 본 발명의 구조도.

제 2 도는 본 발명의 의한 신노님 방지를 설명한 설명도.

제 3 도는 본 발명의 의한 다른 실시예의 예시도.

제 4 도는 ATIC의 구현에 관한 예시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 중앙처리장치 20 : 캐쉬메모리

50 : TLB(Table Lookaside Buffer)

60 : AITC(Address Inverse Translation Cache)

본 발명은 컴퓨터 시스템에 관한 것으로, 특히 중앙처리 장치와 캐쉬 메모리 구조를 컴퓨터 시스템에 관한 것이다.

통상적으로 컴퓨터 아키텍쳐 면에서 가장 중요한 것 중의 하나가 메모리 시스템의 구조이다. 메모리 시스템을 계층별로 보면 중앙처리장치(이하 CPU라 한다)로 하여금 가장 신속하고 직접적인 액세스를 제공하는 레지스터, 수행될 프로그램이나 테이터가 존재하면서 실제적으로 CPU 수행이 이루어지는 메인 메모리와 우선 필요하지 않은 프로그램과 테이터를 저장하여 보관하게 되는 보조 기억장치로 나뉘어진다.

메인 메모리는 통상 DRAM에 의한 구현되기 때문에 이를 액세스 하는 시간이 CPU 클럭 사이클에 비해 매우 크다. 이렇게 CPU 액세스 시간에 비해 훨씬 빠른 클럭 사이클로 동작하는 CPU가 시스템 버스를 통해서 메인 메모리를 직접 액세스 하기에는 너무 많은 시긴이 소요되기 때문에 메모리 액세스 하는 명령어 수해시에는 CPU가 아무것도 수행하지 않은채로 "WAIT"해야 하며 따라서 CPU 사이클의 낭비가 크다.

일반적으로 프로그램 수행시 메모리장치를 액세스하는 경우가 차지하는 비율이 매우 높기 때문에 메모리 장치를 액세스하는 시간이 전체 시스템 성능에 결정적인 영향을 미친다. 특히, 상대적으로 메모리장치를 액세스하는 비율이 높고, 모든 명령어를 1사이클에 수행하는 RISC 형태의 시스템에서는 더욱 큰 비중을 차지한다. 캐쉬 메모리장치는 빠른 CPU 사이클 시간과 이에 비해 매우 느린 메모리장치 액세스 시간과의 차이에서 오는 CPU 수행시간의 낭비를 줄여서 전체 시스템의 성능 향상을 도모하고자 CPU와 메인 메모리장치 사이에 액세스 시간이 빠른 메모리장치를 위치하게 한 것이다. 캐쉬 메모리장치의 구현에는 통상 SRAM을 사용하는데, SRAM은 메인 메모리장치를 구성하는 DRAM에 비해 액세스 시간은 더 빠르지만 상대적으로 거격이 비싸기 때문에 캐쉬 메모리장치의 크기가 수 KB에서 수백 KB 정도로 메인 메모리장치에 비해 훨씬 작다. 그러나 반도체 제조기술의 발달로 말미암아 상대적으로 가격이 낮아지고 있기 때문에 캐쉬 메모리 장치의 크기도 점점 크게 구현하는 추세에 있다.

캐쉬 메모리장치는 액세스에 사용되는 어드레스의 종류에 따라 물리 캐쉬 메모리(physical address tagged cache)장치와, 가상 캐쉬 메모리(Virtual address tagged Cache)장치로 나눌수가 있는데, 이들은 서러 장단점이 있다. 가상 캐쉬메모리장치는 물리 캐쉬 메모리장치에 비해 액세스 시간이 빠르고, 또한 구현될 캐쉬 메모리장치의 크기에 제한이 없다는 장점이 있지만 동일한 정보에 대해 두개 이상의 가상 어드레스 값이 존재하는 신노님(Synonym) 문제를 반드시 해결하여야 되는 단점이 있다. 이러한 신노님 문제는 해결하기가 쉽지 않기 때문에 대부분 캐쉬 메모리 액세스 시간 지연과 구현될 크기의 제한을 감수하고서 물리 캐쉬 메모리장치를 사용해왔다. 그러나 반도체 제조기술의 발달로 액세스 시간이 빠르고 크기가 큰 캐쉬 메모리가 요구됨에 따라 점차 가상 캐쉬 메모리 구조를 사용하는 추세에 있다.

한편 가상 캐쉬 메모리장치는 CPU에서 만들어지는 가상 어드레스를 물리 어드레스를 변환하지 않고 그대로 캐쉬 메모리 액세스에 이용할 수 있기 때문에, 테이블 룩어사이드 버퍼(TLB) 실패율이 캐쉬 메모리 액세스에 영향을 미치지 않을뿐 아니라 물리 액세스 시간이 빠르고 구현할 캐쉬 메모리장치의 크기에 제한이 없다. 그러나 가상 캐쉬 메모리장치는 신노님 문제가 항상 수반되는데 이를 반드시 해결하여야 하는 단점이 있다.

사상 어드레스 영역은 각 프로세스 단위로 정의되는데 두개 이상의 프로세스에서 공유하는 정보의 경우에는 동일한 정보가 두개 이상의 가상 어드레스 값을 가지게 된다. 또한 반대로 동일한 가상 어드레스 값을 갖는 서로 다른 정보가 존재할 수 있다. 큰 개념으로 보아 이들을 모두 "신노님"문제가 부르는데, 가상 캐쉬 메모리장치를 사용하는 시스템에서는 항상 이 문제가 수반된다.

멀리 태스킹 하는 CPU 시스템에서 문맥교환(Context Switching)이 일어나 새로운 프로세스가 수행될때 우연히 지난 프로세스와 새로운 프로세스 사이에 같은 값의 가상 어드레스를 가진 정보가 있을 수 있다. 이때 실제로는 캐쉬 실패이면서도 같은 값의 가상 어드레스를 가진 지난 정보가 캐쉬 메모리장치내에 존재한다면, 캐쉬 성공으로 잘못 판단 될 수 있다. 이러한 문제는 문맥교환이 일어날 때마다 플러싱(Flushing)을 하므로서 쉽게 해결할 수 있지만 시스템 버스상의 트래픽을 증가시키고 또한 캐쉬 메모리장치 운용이 비효율적이라는 결점이 있다. 이는 캐쉬 메모리장치의 크기가 클수록 더욱 비효율적이다. 또 다른 방법중의 하나는 PID(Process I Dentifier)를 가상 어드레스에 추가하는 방법인데, 이 경우에는 캐쉬 엔트리 태그의 크기를 증가시키는 결점이 있다. 또한, 지닌 프로세스와 새로운 프러세스가 서로 공유하는 정보의 경우에는 각기 서로 다른 가상 어드레스 값을 갖고 캐쉬내에 존재한다면(실제 캐쉬성공) 새로운 프로세스 수행시 캐쉬 실패로 잘못 판단될 수 있다. 이때 캐쉬 콘트롤러는 메인 메모리를 액세스하여 캐쉬 메모리 엔트리를 엡데이트하게 되는데, 이 순간에는 동일한 테이터가 서로 다른 가상 어드레스 값을 가지고 동시에 동일한 캐쉬 메모리장치 내에 존재하게 된다. 만약 CPU가 기입(WRITE) 동작에 의해 최근에 캐쉬 메모리장치로 복사되어 온 테이터를 변경시킨다면 또 다른 가상 어드레스 값을 갖는 동일한 테이터는 변경되지 않은 채로 남게되어 문제가 된다.

따라서 본 발명의 목적은 이러한 문제를 해결하기 위한 것으로 하나 또는 둘 이상의 CPU를 갖고 있으며 캐쉬 메모리장치를 사용하는 중앙처리 시스템에서 어드레스 역변환 캐쉬(Address Inverse Translstion Cache) 메모리장치(이하 AITC로 함) 및 시스템 버스 감시수단을 사용하여 메모리 액세스를 더욱 편리하게 하고, 신노님을 해결할 수 있도록 한 컴퓨터 시스템을 제공하는데 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제 1 도는 본 발명의 구조도로서 컴퓨터 시스템은 모든 테이터를 총괄처리하는 CPU(10)와 빈번히 사용되는 테이터를 저장하여, 상기 CPU로 주어진 어드레스에 따른 테이터를 공급하는 캐쉬 메모리(20)와, 테이터 이동의 통로로 사용되는 시스템 버스(40)와 테이터를 저장하는 메인 메모리장치(30)와 상기 CPU로부터의 가상 어드레스를 입력받아 물리 어드레스로 변환하여 상기 시스템 버스(40)로 출력하는 테이블 룩어사이드 버퍼(이하 TLB라 함)(50)와 상기 시스템 버스(40)로부터 물리 어드레스를 받아 가상 어드레스로 변환하여, 상기 캐쉬 메모리(20)로 출력하는 AITC(60)을 구비하고 있다. 여기서 AITC를 좀더 설명하면 다음과 같다. 캐쉬 메모리장치(20)는 메인 메모리장치(30)와 CPU(10) 사이에 위치하기 때문에 시스템 버스(40)의 입장에서 액세스하기 유리하도록 할수 도 있고, CPU 입장에서 유리하도록 할수 도 있다. 물리 캐쉬 메모리장치는 물리 어드레스에 의해 액세스 되기 때문에 물리 어드레스를 사용하는 시스템 버스 및 메인 메모리와의 통신이 쉽고 빠르게 이루어지지만, 가상 어드레스를 사용하는 CPU(10)는 어드레스 변환과 정을 거쳐서 캐쉬 메모리장채를 액세스할 수 있다. 반면에 가상 캐쉬 메모리장치는 가상 어드레스에 의해 액세스되기 때문에 가상 어드레스를 사용하는 CPU는 쉽고 빠르게 액세스할 수 있지만, 시스템 버스(또는 메인 메모리)가 이를 액세스 하기 위해서는 물리 어드레스를 가상 어드레스로 변환하는 과정을 거쳐야 한다.

따라서, 본 발명에서는 AITC(Address Inverse Translation Cache) (60)을 사용하였는데, 제 2 도에서 보인 바와 같이 물리 캐쉬 메모리 시스템에서의 CPU(10)는 TLB(50)을 통해서 가상 캐쉬 메모리인 것처럼 액세스가 가능하다고 한다면, 가상 캐쉬 메모리 시스템에서의 시스템 버스(또는 메인 메모리) (40)는 ATIC를 통해서 물리캐쉬 메모리인 것처럼 액세스가 가능하다. 시스템 버스(40)에서 주어진 물리 어드레스는 AITC(60)을 통하여 가상 어드레스로 변환되고, 변환된 가상 어드레스에 의해 가상 캐쉬 메모리(20)를 액세스 할 수 있다. 만약, 두 프로세스를 공유하는 테이터가 각 프로세스 내에서 각각 A, B라는 서로 다른 어드레스로 정의되었고, 지난 프로세스가 액세스하였던 테이터가 B라는 가상 어드레스를 가지고 캐쉬 메모리장치(20)내에 남아있었다고 가정했을때, 새로운 프로세스가 가상 어드레스 A를 가지고 동일한 테이터를 액세스 한다면 실제 캐쉬 성공이면서도 캐쉬 실패로 인식되어 캐쉬 콘트롤러는 TLB(50)을 통해 변환된 물리 어드레스를 가지고 메인 메모리장치(30)의 액세스를 시도한다. 이와 동시에 TLB(50)를 통해 변화된 물리 에드레스를 다시 AITC(60)에 맵핑시켜 해당 테이터가 캐쉬 메모리내에 존재하는지 여부를 검사하고, AITC(60) 성공이면 시도했던 메인 메모리장치(30) 액세스를 취소하면서 동시에 AITC(60)에서 맵핑된 캐쉬메모리장치(20)의 해당 엔트리를 찾아낸다. 새로운 프로세스 수행시에는 이 엔트리를 A라는 가상 어드레스를 가지고 액세스하였기 때문에, AITC(60)를 통해서 찾아낸 정보의 가상 어드레스 태그를 B에서 A로 업데이트 할 필요가 있다. 그렇게 하지 않으면 새로운 프로세스 수행중의 상기 정보는 항상 AITC(60)를 거쳐서 액세스된다.

제 3a 도 및 제 3b 도는 본 발명의 의한 다른 실시예를 위한 예시도이다.

멀티 프로세서의 멀티 캐쉬 시스템에서 발생하는 테이터 일관성 문제는 통상 시스템 버스 감시 또는 오너쉽(ownership) 방법으로 해결하여 왔다. 시스템 버스 감시 방식은 물리 캐쉬 메모리를 갖는 멀티 프로세서 시스템에서, 오너쉽 방식은 가상 캐쉬 메모리를 갖는 멀티 프로세서 시스템에서 이용되었다. 특히, 확장 가능한 가상 캐쉬 메모리 구조에 있었서는 시스템 버스 감시 방식을 그냥 사용할 수 없으며, 또한 CPU가 여러 가상 캐쉬 메모리를 갖기 때문에 오너쉽 방식 역시 부적합하다. 따라서 본 발명에서는 AITC와 시스템 버스 방식을 함께 도입하여, 시스템 버스 감시에서 AITC를 통해 가상 캐쉬 메모리가 물리 캐쉬 메모리인 것처럼 수행할 수 있도록 하였다.

제 3a 도는 WT(Write-Through)방식을 메인 메모리를 업데이트 하는 처리시스템에서의 본 발명의 적용을 설명하기 위한 예시도이다. 즉 WT 방식에 의해 메인 메모리 업테이트가 이루어질 경우의 신노님 경우의 문제를 AITC와 시스템 버스 감시를 통해서 해결할 수 있음을 보인 것이다. 제 3a 도에서 제 1 캐쉬 메모리장치는 해당 테이터에 대해 동작이 일어나고 있는 캐쉬 메모리장치를 의미하며, 제 N 캐쉬 메모리장치는 제 N 캐쉬 메모리장치에서 동작이 일어나고 있는 테이터의 신노님을 가지고 있는 캐쉬 메모리를 의미한다. 동일한 테이터가 서로 다른 가상 어드레스 값을 가지고 제 1 캐쉬 메모리장치와 제 N 캐쉬 메모리장치에 동시에 존재할 때, CPU #0가 A라는 가상 어드레스를 가지고 기입 동작을 수행키 위해 제 1 캐쉬 메모리장치를 액세스 한다면, WT 방식에 의해 메인 메모리 업데이터를 시도하게 된다. 이때 제 N 캐쉬 메모리장치의 버스 감기 로직이 시스템 버스로 부터 이를 감시하여 AITC를 통해 B라는 가상 어드레스를 가진 동일한 테이터를 찾아낸 후, 이를 업데이트 시키거나 무효화 시킴으로써 데이터 일관성이 유지된다. 이때 캐쉬 엔트리에는 WT를 얼려주는 비트가 필요하며, W는 이를 의미한다.

제 3b 도는 CB(Copy Back) 방식을 사용하여 메인 메모리를 업데이트하는 처리시스템에서의 본 발명의 적용을 설명하기 위한 예시도이다. 즉, 가상 캐쉬 메모리를 갖는 멀티 프로세서 시스템에서 메인 메모리 업데이트 방식이 CB인 경우에 프로세스 간에 공유하는 테이터의 일관성이 유지 방안을 보인 것이다. CB 방식으로 메인 메모리 업데이터가 이루어질 경우에는 공유하는 정보나 공유하는 정보의 "test flag" 를 크리티컬 섹션(critical section)으로 정의하고, 크리티컬 섹션으로 정의된 데이터에 대해서는 항상 한개의 복사분만 캐쉬 메모리에 존재하게 하여 상호배제(mutual exclusion)를 방지하도록 한다. 크리티컬 섹션으로 정의된 데이터가 제 1캐쉬 메모리장치에 복사될 때 메인 메모리의 해당 데이터는 무효화된다. CPU #0가 제 1캐쉬 메모리장치에 있는 크리티컬 섹션으로 정의된 데이터를 액세스할 때는 "Test-and-Set" 명령어를 먼저 수행한 후 이를 액세스 하도록 한다. 한편 CPU #1이 이를 액세스하기 위하여 제 2캐쉬 메모리장치를 액세스하면 캐쉬 실패가 발생하여 메인 메모리의 액세스를 시도할 것이다. 그러나 메인 메모리의 해당 엔트리는 무효한 되어 있기 때문에 제 2캐쉬 메모리장치로 가져 갈 수 없다. 이 경우의 제 1캐쉬 메모리장치의 버스 감시 로직은 시스템 버스로 부터 이를 감시하여 AITC를 통하여 해당 엔트리를 채크하여 플래크가 리셋되어 있을 경우에는 이를 제 2캐쉬 메모리장치로 보내어 캐쉬 업데이트를 할 수 있도록 한다. 여기서 CPU #1 역시 "Test-and-Set" 명령어를 먼저 수행한 후 엔트리를 액세스한다. 한편 이 데이타는 문맥교환이 발생할 때 메인 메모리로 옮겨져 메인 메모리의 해당 엔트리를 업데이트하게 되는데, 이렇게 함으로써 CB 방식으로 사용하는 경우의 테이터 일관성이 유지된다.

제 4 도는 AITC 구현에 대한 또 다른 방법의 예시도로서, 캐쉬 메모리의 각 엔트리에 해당하는 물리 어드레스 태그 형태로 구현하는 방법이다. AITC의 엔트리는 캐쉬 메모리의 각 엔트리와 서로 맵핑되어 있다. 여기서 TLB를 거쳐서 변환된 물리 페이지 번호는 시스템 버스를 통하여 메인 메모리를 액세스 함과 동시에 이를 AITC에 맵핑시켜 또 다른 가상 어드레스 태그를 갖고 있는 동일한 데이터를 캐쉬 메모리로 부터 직접 찾을 수 있다.

상기와 같이 본 발명은 TLB와 AITC를 동시에 실현함으로써 물리 어드레스를 가상 어드레스로, 가상 어드레스를 물리 어드레스로 쉽게 변환시키고, 또한 상기 구조에 시스템 버스 감시 수단을 추가시킴으로써 멀티 프로세서 시스템에서의 일관성 문제를 해결하였으며, 캐쉬 메모리내에 동일한 데이타가 서로 다른 가상 어드레스 값을 가지고 동시에 존재하는 신노님 문제를 완전히 해결하였다.

Claims (3)

1. 모든 데이타를 총괄처리하는 CPU와, 빈번히 사용되는 데이타를 저장하여 상기 CPU로 부터 주어지는 어드레스에 따라 데이타를 공급하는 캐쉬 메모리장치와, 데이타 이동통로로 사용되는 시스템 버스와, 상기 CPU 처리에 사용되는 데이타를 기억하는 메인 메모리를 구비한 컴퓨터 시스템에 있어서, 상기 CPU로 부터의 가상 어드레스를 입력받아 물리 어드레스로 변환하여 상기 시스템 버스로 출력하는 테이블 룩어사이드 버퍼(Table Lookaside Buffer)와, 상기 시스템 버스로부터 물리 어드레스를 입력받아 가상 어드레스로 변환하여 상기 캐쉬 메모리장치로 출력하는 어드레스역변환 캐쉬(Address Inverse Translation cache)메모리장치를 구비한 것을 특징으로 하는 컴퓨터 시스템.
2. 제 1 항에 있어서, 상기 어드레스 역변환 캐쉬 메모리장치는 그것의 각 엔트리가 상기 캐쉬 메모리장치의 각 엔트리에 맵핑되도록 형성하되, 상기 캐쉬 메모리의 각 엔트리에 해당되는 물리 어드레스 래그 형태로 구현하는 것을 특징으로 하는 컴퓨터 시스템.
3. 제 1 항에 있어서, 상기 테이블 룩어사이드 버퍼 및 상기 어드레스 역변환 캐쉬 메모리장치외에 시스템 버스 감시 수단을 포함하도록 하여 구현하는 것을 특징으로 하는 컴퓨터 시스템.

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