KR910002669Y1 - Low current stabilization level shift circuit - Google Patents
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Abstract
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Description
제1도는 종래 레벨시프트회로도.1 is a conventional level shift circuit diagram.
제2도는 (a) 및 (b)도는 제1도의 입출력 파형도.2 is an input / output waveform diagram of (a) and (b) of FIG. 1;
제3도는 본 고안 레벨시프트 회로도.3 is a level shift circuit diagram of the present invention.
제4는 (a)∼(d)도는 제3도의 각부 파형도이다.4 is a waveform diagram of each part shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 레벨시프트회로 T1, T2: P-MOS 트랜지스터1: Level shift circuit T 1 , T 2 : P-MOS transistor
T3, T4: N-MOS 트랜지스터 NAND1, NAND2: 낸드게이트T 3 , T 4 : N-MOS transistors NAND 1 , NAND 2 : NAND gate
I1, I2: 인버터I 1 , I 2 : Inverter
본 고안은 2개의 전원을 사용하는 집적화회로에 있어서, 전체회로의 오동작을 사전에 방지하기 위하여 소비전류와 전위변화를 안정되게 한 저전류 안정화 레벨시프트회로에 관한 것이다.The present invention relates to a low current stabilization level shift circuit in which an integrated circuit using two power supplies stabilizes a current consumption and a potential change in order to prevent malfunction of an entire circuit in advance.
일반적으로 집적회로내에서 2개의 다른 전위를 갖는 회로의 구성에서 동작하는 회로의신호를 높은 전위로 동작하는 회로에 연결하는 경우 레벨시프트회로를 사용하게 되는바, 예컨대 1.5V로 동작하는 MOS인버터의 출력을 3.0V로 동작하는 MOS인버터의 입력에 직접연결하면, 1.5V로 동작하는 인버터출력이 하이 즉 1.5V일 때 3.0V로 동작하는 MOS인버터의 입력에 직접연결하면, 1.5V로 동작하는 인버터출력이 하이 즉 1.5V일 때 3.0V로 동작하는 인버터의 입력에서 보며, 인버터 N-MOS 트랜지스터의 게이트와 소오스간 전압(VGS)이 N-MOS 트랜지스터의 임계전압(VTN=0.6V로 가정)이상이 되므로 온(ON)상태가 되고, P-MOS 트랜지스터의 게이트와 소오스간 전압(VGS)이 3.0V-1.5V=1.5V 즉, 3V 기준으로 -1.5V 아래에 있게 되므로 P-MOS 트랜지스터 임계전압(VTP=-0.6V로 가정)이상이 되므로 온(ON)상태가 되어 P-MOS와 N-MOS 트랜지스터가 동시에 온(ON)되는 문제점을 야기시키게 되므로 이러한 문제점을 제거하기 위해 레벨시프트회로를 사용해야만 한다. 그런데, 종래의 레벨시프트회로는 첨부된 도면 제1도에 도시한 바와같이 신호(Vi) 입력단자가 P-MOS 트랜지스터(T1, T2) 및 N-MOS 트랜지스터(T3, T4)로 구성된 레벨시프트회로(1)의 P-MOS 트랜지스터(T2)의 게이트에 접속됨과 아울러 인버터(I1)를 통해 P-MOS 트랜지스터(T1)의 게이트에 접속된 구성이다.In general, when a signal of a circuit operating in a circuit having two different potentials in an integrated circuit is connected to a circuit operating at a high potential, a level shift circuit is used. For example, a MOS inverter operating at 1.5V is used. If the output is directly connected to the input of the MOS inverter operating at 3.0V, the inverter operating at 1.5V is connected directly to the input of the MOS inverter operating at 3.0V when the output operating at 1.5V is high, or 1.5V. Viewed from the input of an inverter operating at 3.0V when the output is high, that is 1.5V, assuming that the gate-to-source voltage (V GS ) of the inverter N-MOS transistor is the threshold voltage (V TN = 0.6V) of the N-MOS transistor. P-MOS is turned ON because the gate voltage between the gate and the source of the P-MOS transistor (V GS ) is 3.0V-1.5V = 1.5V, that is, -1.5V below 3V. doemeu least transistor threshold voltage (V TP = assumed to -0.6V) On (ON) is a condition because the P-MOS and N-MOS transistor and cause an on (ON) at the same time, a problem that must use the level shift circuit in order to eliminate this problem. However, in the conventional level shift circuit, as shown in FIG. 1, the signal Vi input terminal is connected to the P-MOS transistors T 1 and T 2 and the N-MOS transistors T 3 and T 4 . It is connected to the gate of the P-MOS transistor T 2 of the configured level shift circuit 1 and to the gate of the P-MOS transistor T 1 through the inverter I 1 .
따라서 P-웰에 의거 하이전압을 OV, 로우전압을 -1.5V로 설정하면, 입력신호(Vi)가 하이(OV), 인버터(I1)의 출력이 로우(-1.5V)이고, 레벨시프트회로(1)에 있는 P-MOS 트랜지스터(T2)의 소오스전위(VDD1)가 OV, N-MOS 트랜지스터(T3)의 소오스전위가 -3V인 경우 레벨시프트회로(1)에 있는 P-MOS 트랜지스터(T1)의 게이트와 소오스간의 전압차는 -1.5V가 되어 P-MOS 트랜지스터(T1)는 온(ON) 상태로 되고, P-MOS 트랜지스터(T2)의 게이트와 소오스간의 전압차는 OV로 되어 P-MOS 트랜지스터(T2)는 오프(OFF)상태가 된다. 따라서 출력(V0)의 전압은 OV가 출력되고 〔제2도의 (a) 및 (b) 참조〕, 입력신호(Vi)가 로우(-1.5V)인 경우는 P-MOS 트랜지스터(T1)의 인가되는 인버터(I1)의 출력전압이 OV가 되므로 P-MOS 트랜지스터(T1)는 오프(OFF), P-MOS 트랜지스터(T2)의 게이트와 소오스간 전압은 -1.5V로 되어 P-MOS 트랜지스터(T2)는 온(ON)되므로 N-MOS 트랜지스터(T3)의 게이트와 소오스 전위차가 1.5V가 되어 N-MOS 트랜지스터(T3)가 온(ON)되어 출력(V0)의 전압을 로우(-3.0V)로 된다. 〔제2도 (a) 및 (b) 참조〕.Therefore, if the high voltage is set to OV and the low voltage is set to -1.5V based on the P-well, the input signal Vi is high (OV), the output of the inverter I 1 is low (-1.5V), and the level shift is performed. When the source potential V DD1 of the P-MOS transistor T 2 in the circuit 1 is OV and the source potential of the N-MOS transistor T 3 is -3V, P- in the level shift circuit 1 The voltage difference between the gate and the source of the MOS transistor T 1 is -1.5V so that the P-MOS transistor T 1 is turned on, and the voltage difference between the gate and the source of the P-MOS transistor T 2 is P-MOS transistor is in OV (T 2) is turned off (oFF) state. Therefore, the voltage of the output V 0 is OV output (refer to (a) and (b) of FIG. 2), and the P-MOS transistor T 1 when the input signal Vi is low (-1.5V). Since the output voltage of the inverter I 1 to be applied becomes OV, the P-MOS transistor T 1 is turned off, and the voltage between the gate and the source of the P-MOS transistor T 2 is -1.5 V so that P -MOS transistor (T 2) is turned on (oN) because of the N-MOS transistor (T 3) the gate and the source potential 1.5V is the N-MOS transistor (T 3) is turned on (oN) the output (V 0) The voltage of becomes low (-3.0V). [See FIG. 2 (a) and (b)].
위와같이 출력(V0)이 저전압에서 고전압으로 변화하는 과정에서 종래 레벨시프트회로의 문제점을 보면, 입력신호(Vi)가 로우(-1.5V), 인버터(I1)의 출력전압이 하이(OV)따라서 출력(V0)의 전압이 로우(-3.0V)인 상태에서 입력신호(Vi)가 로우(-1.5V)에서 하이(OV)로 증가하면, P-MOS 트랜지스터(T2)는 점차 오프(OFF) 상태로 되며, P-MOS 트랜지스터(T1)는 점차 온(ON) 상태로 되어간다. 이것은 입력신호(Vi)의 전압이 로우(-1.5V)에서 하이(OV)로 천이시 P-MOS 트랜지스터의 입계전압 이상으로 될때까지 점진적으로 오프(OFF) 또는 온(ON) 상태로 되어가며, 입력신호(Vi)의 천이가 얼마나 빨리 이루어지는가에 따라 오프(OFF) 또는 온(ON)되는 시간이 결정된다. 그런데 통상 입력신호(Vi)는 내부회로의 입력부하 또는 캐패시터, 저항등에 의해 파형이 샤프(sharp)하지 못하며, 이러한 신호가 레벨시프트회로(1)에 인가될때는 더욱 출력전위의 변동이 심하고, 소비전류가 많아지게 된다.As described above, when the output V 0 changes from the low voltage to the high voltage, the problem of the conventional level shift circuit is that the input signal Vi is low (-1.5 V) and the output voltage of the inverter I 1 is high (OV). Therefore, when the input signal Vi increases from low (-1.5V) to high (OV) while the voltage of the output V 0 is low (-3.0V), the P-MOS transistor T 2 gradually increases. In the OFF state, the P-MOS transistor T 1 is gradually turned ON. It gradually goes OFF or ON until the voltage of the input signal Vi transitions from the low (-1.5V) to the high (OV) to the threshold voltage of the P-MOS transistor. Depending on how fast the transition of the input signal Vi is made, the time to turn off or on is determined. However, in general, the input signal Vi is not sharp due to the input load of the internal circuit, the capacitor, the resistance, etc., and when the signal is applied to the level shift circuit 1, the output potential fluctuates more severely and consumes more. The current increases.
출력(V0)의 전압이 로우(-3V)즉, N-MOS 트랜지스터(T3)가 온(ON)되어 있는 상태에서 입력신호(Vi)의 전압이 로우(-1.5V)에서 하이(OV)로 변할 때 P-MOS 트랜지스터(T1)가 점진적으로 온(ON)되어가면, 이미 온(ON)되어있던 N-MOS 트랜지스터(T3)와 동시에 온(ON)되는 구간이 발생되어 OV에서 -3V로 전류통로가 발생하며, 이 구간에 출력(V0)의 전위는 P-MOS 트랜지스터(T1)와 N-MOS 트랜지스터(T3)의 온(ON) 저항값으로 결정되는 전압이 나타나 이 출력전압이 인가되는 다른회로가 오동작을 일으키게 된다고 하는 결점이 있었다.When the voltage of the output V 0 is low (-3V), that is, when the N-MOS transistor T 3 is ON, the voltage of the input signal Vi is low (-1.5V) to high (OV). When the P-MOS transistor T 1 is gradually turned on at the time of change to), a section is generated at the same time as the N-MOS transistor T 3 which is already turned on, and thus, at OV. A current path occurs at -3V, and the voltage of the output (V 0 ) is determined by the ON resistance of the P-MOS transistor T 1 and the N-MOS transistor T 3 . There was a drawback that another circuit to which this output voltage was applied would cause a malfunction.
또한 상기 구간 즉, P-MOS 트랜지스터(T1)와 N-MOS 트랜지스터(T3)가 동시에 온(ON)되는 구간이 길수록 전류의 소모도 커지며, 오동작의 영향도 커지게 되는데 이것은 레벨시프트회로(1)에 입력되는 입력회로(Vi)의 천이시간에 기인하게 된다.In addition, the longer the section, that is, the section in which the P-MOS transistor T 1 and the N-MOS transistor T 3 are ON at the same time, the greater the consumption of current and the greater the effect of malfunction. This is caused by the transition time of the input circuit Vi input to 1).
출력(V0)즉, 출력전압이 로우(-3V) 또는 하이(OV)도 아닌 전위를 갖을때 이 출력(V0)은 N-MOS 트랜지스터(T4)에 인가되어 N-MOS 트랜지스터(T4)를 역시 온(ON)시키므로 점차 오프(OFF)되어가는 P-MOS 트랜지스터(T1)의 온(ON)구간과 겹쳐지게 되어 역시 전류의 통로가 유발되므로 N-MOS 트랜지스터(T2, T4)의 충돌에 의한 전압이 N-MOS 트랜지스터(T3)의 게이트로 인가되어서 서로 래치가 되어 출력(V0)이 전위를 로우(-3V)도는 하이(OV) 어느것으로도 보장하지 못한다고 하는 결점이 있었다.When the output (V 0 ), i.e., the output voltage has a potential that is neither low (-3V) nor high (OV), this output (V 0 ) is applied to the N-MOS transistor (T 4 ) so that the N-MOS transistor (T) 4 ) is also turned on (ON) and overlaps with the ON section of the P-MOS transistor (T 1 ) that is gradually turned off (N) so that the passage of current also causes the N-MOS transistor (T 2 , T 4 ) the voltage due to the collision is applied to the gate of the N-MOS transistor T 3 and latched together so that the output V 0 does not guarantee the potential to be low (-3V) or high (OV). There was a flaw.
이러한 문제점들을 감안하여 종래의 레벨시프트회로에서는 P-MOS 트랜지스터(T1, T2) 또는 N-MOS 트랜지스터(T3, T4)의 챈널길이를 길게하여 P-MOS 트랜지스터와 N-MOS 트랜지스터가 동시에 온되더라도 챈널길이에 대한 저항값으로 출력(V0)의 전압이 보장되도록 하며, 전류의 소비도 줄이는 방법을 사용하였다. 그러나 이 방법은 공정조건의 변화 및 전압의 변화에 대해 레벨시프트회로가 직접영향을 받는다고 하는 결점이 있었다.In view of these problems, in the conventional level shift circuit, the channel lengths of the P-MOS transistors T 1 and T 2 or the N-MOS transistors T 3 and T 4 are increased to lengthen the P-MOS transistor and the N-MOS transistor. Even if is turned on at the same time, the voltage of the output (V 0 ) is guaranteed by the resistance value of the channel length, and the method of reducing the current consumption is also used. However, this method has the drawback that the level shift circuit is directly affected by changes in process conditions and voltage changes.
본 고안은 상기한 종래 레벨시프트회로가 갖는 결점들을 제거하고자 안출된 것으로, 종래의 레벨시프트회로에서 입력신호(Vi)를 직접 사용하던 것을 낸드게이트(NAND1, NAND2) 및 인버터(I2)로 구성된 래치회로를 사용 입력신호(Vi)의 친이시간이 무관하게 낸드게이트(NAND1, NAND2)의 자체특성으로 결정되는 천이시간을 갖도록 하며, 입력신호(Vi)에 대한 파형정형과 아울러 낸드게이트(NAND1)의 출력결정과 낸드게이트(NAND2)의 출력결정에 있어 독립적으로 동작하는 것이 아니라 서로 관련되어 어느 한쪽이 먼저 결정되어야만 다른 한쪽이 결정되도록 함으로서 레벨시프트회로에 있는 P-MOS 트랜지스터(T1, T2)의 게이트에 입력되는 신호가 겹침이 없도록 하여 레벨시프트회로에 있는 P-MOS 트랜지스터(T1, T2)의 게이트에 입력되는 신호가 겹침이 없도록 하여 레벨시프트회로의 P-MOS 트랜지스터와 N-MOS 트랜지스터가 동시에 온되어 서로 충돌하여 이상 전위를 발생시키는 것을 방지하고 전류의 통로도 차단시키는 것을 목적으로 한다.The present invention is devised to eliminate the drawbacks of the conventional level shift circuit, and the NAND gates NAND 1 and NAND 2 and the inverter I 2 that directly use the input signal Vi in the conventional level shift circuit. The latch circuit is used to make the transition time determined by the characteristics of the NAND gates NAND 1 and NAND 2 irrespective of the relative time of the input signal Vi. In addition to the waveform shaping for the input signal Vi, NAND gate (NAND 1) of the output decision and the NAND gate (NAND 2) is not that it operates independently of the output decision related to each other one of them is first determined be the other side is such that, by the level shift circuit P-MOS in the determination of Signals input to the gates of the transistors T 1 and T 2 do not overlap so that signals input to the gates of the P-MOS transistors T 1 and T 2 in the level shift circuit do not overlap. Therefore, the purpose of the present invention is to prevent the P-MOS transistor and the N-MOS transistor of the level shift circuit from being simultaneously turned on to collide with each other to generate an abnormal potential and to block the passage of current.
이하 본 고안의 구성 및 작용, 효과를 첨부도면을 참조하여 상세하게 설명한다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.
상기한 목적을 달성하기 위한 본 고안 저전류 안정화 레벨시프트회로는 P-MOS 트랜지스터(T1, T2) 및 N-MOS 트랜지스터(T3, T4)로 구성된 레벨시프트회로(1)에 있어서, P-MOS 트랜지스터(T1, T2)의 게이트로 구성된 입력단에 낸드게이트(NAND1, NAND2)의 출력단이 접속되고, 입력신호(Vi)가 인가되는 입력단이 낸드게이트(NAND1)의 일입력단에 접속됨과 더불어 인버터(I2)를 해 낸드게이트(NAND2)의 일입력단에 접속되며, 낸드게이트(NAND1, NAND2)의 타측입력단에는 각각 낸드게이트(NAND1, NAND2)의 출력단이 접속되어 인버터(I2)와 낸드게이트(NAND2, NAND1)로 래치회로(2)를 형성한 구성을 갖는다.The present invention low current stabilization level shift circuit for achieving the above object is a level shift circuit (1) consisting of P-MOS transistors (T 1 , T 2 ) and N-MOS transistors (T 3 , T 4 ), P-MOS transistor (T 1, T 2) for being connected to an output terminal of the input stage consisting of the gate NAND gate (NAND 1, NAND 2), the input signal (Vi) is one of the input stage is a NAND gate (NAND 1) it is applied output end of the year of the inverter (I 2), with soon as connected to the input terminal is connected to one input terminal of the NAND gate (NAND 2), the NAND gate (NAND 1, NAND 2) the other input terminal, the respective NAND gate (NAND 1, NAND 2) of The latch circuit 2 is formed by connecting the inverter I 2 to the NAND gates NAND 2 and NAND 1 .
제3도는 본 고안 저전류 안정화 레벨시프트회로의 상세회로도, 제4도 (a)∼(d)는 제3도에 도시한 본 고안회로의 각부 파형도로서, 낸드게이트(NAND1, NAND2), 인버터(I2)로 구성된 래치회로(2)에 서서히 천이하는 입력신호(Vi)의 신호가 인가되면, 예를들어 입력신호(Vi)가 로우(-1.5V)에서 하이(OV)로 서서히 증가하면 낸드게이트(NAND1)의 출력은 입력신호(Vi)가 로우(-1.5V) 일때 하이(OV)로 되고, 인버터(I2)의 출력은 Vi=로우(-1.5V)에 의해 하이(OV)로 된다(제4도 참조). 따라서 낸드게이트(NAND2)의 출력은 낸드게이트(NAND1)의 출력 하이와 인버터(I2) 출력 하이에 의해 로우(-1.5V)가 되고, 낸드게이트(NAND2)의 출력이 낸드게이트(NAND1)의 입력으로 인가되어 낸드게이트(NAND1)의 출력을 계속 하이(OV)로 유지시키며, 이것은 입력신호(Vi)가 하이로 변하여 인버터출력을 로우(-1.5V)로 만든뒤 낸드게이트(NAND2)의 출력이 하이로 변하지 않는 한 유지된다.FIG. 3 is a detailed circuit diagram of the low current stabilization level shift circuit of the present invention, and FIGS. 4A to 4D are waveform diagrams of each part of the circuit of the present invention shown in FIG. 3, and the NAND gates NAND 1 and NAND 2 are shown in FIG. When a signal of the input signal Vi, which gradually transitions to the latch circuit 2 composed of the inverter I 2 , is applied, for example, the input signal Vi gradually goes from low (-1.5V) to high (OV). When increasing the output of the NAND gate (NAND 1) is the input signal (Vi) is low (-1.5V) when being at a high (OV), the output of the inverter (I 2) is high by the low Vi = (-1.5V) (OV) (see FIG. 4). Therefore, the NAND output of the gate (NAND 2) goes low (-1.5V) by the output high and inverter (I 2) high-output of the NAND gate (NAND 1), the output of NAND gate of a NAND gate (NAND 2) ( NAND 1 ) is applied to the input of NAND 1 to keep the output of NAND 1 high (OV), which causes the input signal (Vi) to go high, making the inverter output low (-1.5V) and then NAND gate. As long as the output of (NAND 2 ) does not go high.
이 상태 즉, 낸드게이트(NAND1) 출력 하이, 낸드게이트(NAND2)의 출력 로우인 상태에서 입력신호(Vi)가 로우(-1.5V)에서 하이(VO)로 서서히 변할때 인버터(I2)의 출력이 하이(VO)에서 로우(-1.5)로 변하며, 이 인버터(I2)의 출력전압이 낸드게이트(NAND2)의 입력전압(V2)이하로 될때 낸드게이트(NAND2)의 출력은 그 시점에서 하이(VO)로 천이하게 되며, 이 천이시간은 입력신호(Vi)의 천이시간과 무관하게 입력신호(Vi)에 의한 인버터(I2) 출력전압이 낸드게이트(NAND2)의 로우 입력전압(V2)이 되는 시점에서 낸드게이트(NAND2)의 자체특성에 의해서 결정되므로 입력신호(Vi)에 비해 급격히 천이하게 되어 파형정형을 이루게 된다. 낸드게이트(NAND1)의 출력은 입력신호(Vi)가 서서히 로우에서 하이로 변하더라도 낸드게이트(NAND2)의 출력이 변하지 않는 한 계속 전상태 즉, 하이상태를 유지하는데 이것은 낸드게이트(NAND2)의 출력이 로우에서 하이로 된후 입력신호(Vi) 하이와 함께 낸드게이트(NAND1)의 출력을 변화시킴을 의미한다.Inverter I 2 when the input signal Vi gradually changes from low (-1.5V) to high (VO) in this state, that is, the NAND 1 output high and the output low of the NAND 2 NAND 2 . The output of NAND 2 changes from high (VO) to low (-1.5) and when the output voltage of this inverter (I 2 ) becomes less than the input voltage (V 2 ) of the NAND gate (NAND 2 ). Is transitioned to high (VO) at that time, and this transition time is the output voltage of the inverter (I 2 ) by the input signal (Vi) irrespective of the transition time of the input signal (Vi) of the NAND gate (NAND 2 ). Since it is determined by the characteristics of the NAND gate NAND 2 at the time of the low input voltage V 2 , the waveform transitions rapidly compared to the input signal Vi to form a waveform. NAND gate which NAND gates to output the (NAND 1) is the input signal (Vi) is even gradually changes from low to high maintain a continued state before that is, high state output of the NAND gate (NAND 2) is constant (NAND 2 ) Changes the output of the NAND gate NAND 1 together with the input signal Vi high after the output of the low to high.
상기 동작은 입력신호(Vi)가 하이(OV)에서 로우(-1.5V)로 동작할때는 반대로 낸드게이트(NAND1)가 먼저 동작하고, 낸드게이트(NAND2)가 동가하게 되어 있다. 따라서 제4도 (c)(d)에 표시한 바와같이 낸드게이트(NAND1, NAND2)의 출력파형은 서로 겹침이 없는 상태로 항상 동작되며, 이것은 공정조건 및 전압의 변화에도 무관하게 된다.In the above operation, when the input signal Vi is operated from high (OV) to low (-1.5V), the NAND gate NAND 1 operates first, and the NAND gate NAND 2 is equal. Therefore, as shown in FIG. 4 (c) (d), the output waveforms of the NAND gates NAND 1 and NAND 2 are always operated without overlapping with each other, which is independent of changes in process conditions and voltages.
상기한 바와같이 작용하는 본 고안은 래치회로에 의해 서로 겹침이 없도록 정형된 신호를 베렙시프트회로의 P-MOS 트랜지스터(T1, T2)에 각각 인가하며, 낸드게이트(NAND1, NAND2)의 출력신호의 일정시간 차이와 빠른 친이사간으로 P-MOS 트랜지스터(T1, T2)의 동작은 둘중 하나가 먼저 오프되고, 나중에 온 되므로 인해 P-MOS 트랜지스터와 N-MOS 트랜지스터의 동시 ON되는 구간을 극소화시키거나 없앰으로 전류의 소모를 줄이며, 또한 P-MOS 트랜지스터와 N-MOS 트랜지스터의 동시 온 또는 오프에 의한 이상전압발생으로 발생되는 회로의 동작을 방지할 수 있게 되는 장점이 있다.The present invention, which operates as described above, applies a signal to the P-MOS transistors T 1 and T 2 of the berep shift circuit, respectively, so that there is no overlap with each other by the latch circuit, and the NAND gates NAND 1 and NAND 2 . The P-MOS transistors (T 1 and T 2 ) operate at the same time because the output signals of the P-MOS transistors (T 1 , T 2 ) are turned off first and then on later, due to the constant time difference between the output signals of the P-MOS transistors. The current consumption is reduced by minimizing or eliminating the interval, and also, it is possible to prevent the operation of a circuit caused by the occurrence of an abnormal voltage by simultaneously turning on or off the P-MOS transistor and the N-MOS transistor.
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-
1987
- 1987-12-31 KR KR2019870024338U patent/KR910002669Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890014722U (en) | 1989-08-11 |
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