KR910002023B1 - Mode selection circuit for semiconductor - Google Patents

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Abstract

The circuit can select the mode like page, nibble, or static column mode easily without metal masking or wire bonding change in the nega bit level DRAM. A first power source (1) is connected with a second power source (o) through a metal (2), PMOS FET (4), fuse (6), and NMOS FET (12) connected in series. The PMOS FET is controlled by a first latch (17) controlled by a pad (21) level and a NMOS FET (14) controlled a reset circuit (19). A NMOS FET (12) is controlled by the output level of the reset circuit inputting the chip enable clock (20) through a delay circuit (13). A second latch (8) controlled by the NMOS FET (12) provides the output to a mode selector (11) through a buffer (10). The second latch (8) may be controlled directly by the first power source (1) when removing the metal and fuse.

Description

반도체 메모리 소자의 모드 선택회로Mode Selection Circuit of Semiconductor Memory Device

제1도는 본 발명의 블록 구성도.1 is a block diagram of the present invention.

제2도는 본 발명의 일실시예시 회로도이다.2 is a circuit diagram of one embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 제1전원 2 : 메탈1: first power source 2: metal

4 : P 모스 FET 6 : 퓨즈4: P MOS FET 6: Fuse

8 : 제2래치부 10 : 버퍼8: second latch portion 10: buffer

12 : N 모스 FET 13 : 지연부,12: N MOS FET 13: delay portion,

14 : N 모스 FET 17 : 제1래치부14: N MOS FET 17: the first latch portion

18 : 리이드프레임 19 : 리세트부18: lead frame 19: reset unit

21 : 패드21: pad

본 발명은 반도체 메모리 소자에 옵션(Option) 처리를 함으로써 반도체 메모리 소자가 기본 모드동작의 여러가지 모드로 동작가능하게 되는 메모리 선택회로에 관한 것이다. 특히 디램 동작모드에 변경이나 선택이 다양하게 되고 용이하게 되는 반도체 메모리 소자의 동작모드 선택회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory selection circuit in which a semiconductor memory device can be operated in various modes of basic mode operation by performing an option process on the semiconductor memory device. In particular, the present invention relates to an operation mode selection circuit of a semiconductor memory device in which a change or selection is made in the DRAM operation mode and becomes easy.

현재의 1메가 디램 또는 4메가 디램에서는 출력되는 데이터 수에 따라 ×1모드, ×4모드 등으로 분류되고 또한 디램에 입력되는 제어신호에 따라 페이지(Page)모드, 니블(Nibble)모드, 스테틱컬럼(Static Column)모드 등으로 분류된다. 이러한 메모리 소자의 출하시에는 ×페이지모드, ×1니블모드, ×4페이지모드등의 여러가지 모드로 서로다른 기능을 가지도록 하기 위해서 공정의 마지막 단계에서 메탈마스크(Metal mask)를 각각 다르게 사용하든지 또는 아니면 상기의 메탈마스크를 동일하게 사용하고 와이어 본딩(Wire Bonding )을 다르게 하든지 퓨즈를 끊든지 함으로써, 해당모드를 선택하게 된다. 그러나 이러한 메탈마스크 와이어 본딩 및 퓨즈 등을 따로 따로 이용하는 종래의 모드 옵션 장치에서는 다양한 옵션의 이유를 가질 수 없게 됨에 따라 개발초기에 각각의 모드를 다수 설계해야 하는 문제가 있었다.In current 1 or 4 mega DRAM, it is classified into × 1 mode, × 4 mode, etc. according to the number of output data, and according to the control signal input to the page, page mode, nibble mode, static It is classified into the column (Static Column) mode. When the memory device is shipped, metal masks are used differently at the end of the process in order to have different functions in various modes such as × page mode, × 1 nibble mode, and × 4 page mode. Alternatively, the same mode is used by using the same metal mask and different wire bonding or blown fuse. However, in the conventional mode option device using the metal mask wire bonding and the fuse separately, there is a problem that a plurality of modes must be designed in the early stage of development as it cannot have various reasons.

본 발명은 이와같은 점을 감안하여서 된 것으로, 본 발명의 목적은 일정한 설계에 따라 제조되는 하나의 모드 선택회로로써 다양한 동작특성을 가지는 모드로 손쉽게 선택하여 출하할 수 있거나 또는 사용시 손쉽게 모드 선택을 할 수 있게 되는 반도체 메모리 소자의 모드 선택회로를 제공하는데 있다.The present invention has been made in view of such a point, and an object of the present invention is to select a mode having various operating characteristics as one mode selection circuit manufactured according to a certain design, and to easily ship the mode or use the mode selection easily. The present invention provides a mode selection circuit of a semiconductor memory device.

본 발명의 특징은 메모리 소자의 모드 선택회로에 있어서 제1전원이 메탈과 P 모스 FET와 퓨즈와 N 모스 FET를 직렬로 통하여 제2전원으로 흐르게 연결되고, 상기 P 모스 FET는 입력패드의 레벨로 제어되는 제1래치부의 리세트부의 출력레벨로 제어되는 N 모스 FET에 의해 제어되게 연결되고, 메탈과 연결된 상기 N 모스 FET는 칩 인 에이블 클럭이 입력되는 상기 리세트부의 출력 레벨에 의해 제어되게 연결되고, 메탈과 연결된 상기 N 모스 FET의 출력레벨에 의해 제어되는 제2래치부의 출력은 버퍼를 통하여 모드 선택신호로 되게 연결되는 반도체 메모리 소자의 모드 선택회로에 있으며, 또한 상길 모드 선택회로에서 메탈과 퓨즈를 제거하여 상기 P 모스 FET를 거친 제1 전원으로 제2래치부가 직접 제어되게 연결되는 다른 반도체 메모리 소자의 모드 선택회로와, 또한 퓨즈에 제1전원이 직접 입력되게 연결되고 리세트부의 출력에 따라 상기 N 모스 FET를 통한 제2전원 또는 퓨즈를 통한 제1전원이 선택적으로 입력되게 연결되는 모드 선택회로부만으로 되는 또다른 반도체 메모리 소자의 모드 선택회로에 있는 것이다.A feature of the present invention is that in a mode selection circuit of a memory device, a first power source is connected to a second power source through a metal, a P MOS FET, a fuse, and an N MOS FET in series, and the P MOS FET is connected to a level of an input pad. The N MOS FET is controlled to be controlled by the output level of the reset portion of the controlled first latch portion, and the N MOS FET connected to the metal is controlled to be controlled by the output level of the reset portion to which a chip enable clock is input. And the output of the second latch portion controlled by the output level of the N MOS FET connected to the metal is in the mode selection circuit of the semiconductor memory device connected to the mode selection signal through the buffer. Mode selection circuit of another semiconductor memory device in which a second latch part is directly controlled to be controlled by a first power source passing through the P MOS FET by removing a fuse. Further, another semiconductor comprising only a mode selection circuit part in which a first power source is directly connected to a fuse, and a second power source through the N MOS FET or a first power source through a fuse is selectively connected according to the output of the reset unit. It is in the mode selection circuit of the memory device.

이하 첨부한 본 발명의 일실시예시도에 따라 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to one embodiment of the present invention.

제1도는 본 발명의 블록 구성도로서, 리이드 프레임(18)의 제2전원 레벨이 패드(21)를 거쳐서 제1래치부(17)로 인가되어, 제1래치부(17)의 출력과 리세트부(19)의 출력으로 제어되는 N 모스 FET(14)의 출력에 의해 P 모스 FET(4)가 제어되게 연결된다. 상기 P 모스 FET(4)는 메탈(2)을 통하여 들어오는 제1전원(1)을 퓨즈(6)에 제공하게 연결된다. 이에 따라 모드 선택 클럭단(20)의 모드 선택클럭에 의한 리세트부(19)의 출력으로, 제어되는 N 모스 FET(12)에 따라 제2래치부(8)에는 제1전원(1) 또는 제2전원(0)이 제공되게 연결된다. 이때 리세트부(19)의 출력은 지연부(13)를 거쳐 지연된후 N 모스 FET(12)로 제공되게 연결된다. 제2래치부(8)의 출력은 버퍼(10)를 거쳐 모드 선택신호 출력단(11)의 모드 선택신호로 출력되게 연결된다. 이와같은 모드 선택블록 구성도의 구체화된 일실시예를 제2도에서 도시하고 있다. 이에따라 본 발명의 작용 및 효과를 설명하면 다음과 같다. 리이드 프레임(18)에 의한 전원공급이 차단되도록 한 패드(21)를 플로우팅 시켜 놓으며 넌 옵션모드(Non Option Mode)로 된다. 즉, 모드 선택 클러입력단(20)에 모드 선택클럭(øR)이 입력되어 리세트펄스를 발생하는 인버터(I1-I4)와 노어게이트(O1)로 구성된 리세트부(19)에서 매우 짧은 펄스가 나타나면, 이 펄스는 N 모스 FET(14)를 온시켜 P 모스 FET(M2), N 모스 FET(M1M3M4) 및 인버터(I5)로 구성된 제1래치부(17)의 출력을 로우레벨로 만들게 되므로, P 모스 FET(4)가 턴온된다. 따라서 퓨즈(6)에는 제1전원(1)의 전압이 나타나 P 모스 FET(M5), N 모스 FET(M6M7)로 구성된 제2래치부(8)의 출력은 로우레벨로 래치되므로 세개의 인버터(I6-I8)로 구성된 버퍼(10)에서 출력되는 모드 선택 신호(øNBE) (예를 들어 니블모드인 경우)는 하이레벨을 출력하게 된다. 그래서 넌 옵션 모드로 된다. 이때 상기 리세트부(19)의 펄스에 의해 N 모스 FET(12)가 온되지만 그 시간이 매우 짧고 또한 지연동작 되므로 제2래치부(8)에는 영향을 주지 않게 된다.FIG. 1 is a block diagram of the present invention, in which the second power supply level of the lead frame 18 is applied to the first latch portion 17 via the pad 21, and thus the output and the return of the first latch portion 17 are reduced. The P MOS FET 4 is controlled to be controlled by the output of the N MOS FET 14 controlled by the output of the set unit 19. The P MOS FET 4 is connected to provide the fuse 6 with the first power source 1 coming in through the metal 2. Accordingly, the output of the reset unit 19 by the mode select clock of the mode select clock stage 20 is connected to the second latch 8 according to the controlled NMOS FET 12. A second power source 0 is connected to provide. At this time, the output of the reset unit 19 is connected to be provided to the N MOS FET 12 after being delayed through the delay unit 13. The output of the second latch unit 8 is connected to the output of the mode selection signal of the mode selection signal output terminal 11 via the buffer 10. One embodiment of such a mode selection block diagram is shown in FIG. Accordingly, the operation and effects of the present invention will be described. The pad 21 which floats the power supply by the lead frame 18 is floated, and it enters a non-option mode. That is, in the reset unit 19 composed of the inverters I 1 -I 4 and the NOR gate O 1 , in which the mode selection clock øR is input to the mode selection clock input terminal 20 to generate a reset pulse, the input signal is selected. When a short pulse appears, this pulse turns on the N MOS FET 14 to form a first latch 17 comprising a P MOS FET M 2 , an N MOS FET M 1 M 3 M 4 , and an inverter I 5 . The PMOS FET 4 is turned on because it causes the output of. Therefore, the voltage of the first power source 1 appears in the fuse 6 so that the output of the second latch portion 8 including the P MOS FET M 5 and the N MOS FET M 6 M 7 is latched at a low level. The mode selection signal? NBE (for example, nibble mode) output from the buffer 10 including three inverters I 6 -I 8 outputs a high level. So you are in option mode. At this time, the N-MOS FET 12 is turned on by the pulse of the reset unit 19, but since the time is very short and delayed, the second latch unit 8 is not affected.

그러나, 리이드 프레임(18)과 패드(21)가 와이어로 연결되면 제1래치부(17)의 P, N 모스 FET(M2, M3)가 온되어 제1래치부(17)는 하이레벨로 래치된다. 이때 리세트부(19)에 의한 펄스 출력이 N 모스 FET(14)에 인가된다 해도 제1래치(17)의 출력에는 어떠한 영향을 주지 못하게 된다. 따라서 P 모스 FET(4)가 오프된 상태에서 모드 선택 클럭(øR)에 의한 리세트부(19)에서의 펄스가 지연부(13)을 통하여 N 모스 FET(12)에 인가되면 N 모스 FET(12)가 온되어 제2리세트부(8)의 입력레벨을 로우레벨로 만들게 되므로 이때에는 모드 선택신호(

Figure kpo00001
)가 로우레벨을 출력하여 특정모드 즉 니블모드를 선택하게 된다. 한편, 리이드프레임(18)과 패드(21)를 플로우팅시킨 상태에서도 특정모드를 선택할 수가 있다. 예를들어 메탈(2)을 끊거나 퓨즈(6)를 끊게되면 제2리세트부(8)는 리세트부(19)의 펄스 출력만으로 특정모드를 선택할 수 있게 된다. 또한 패드(21)를 플로우팅시킨 상태에서 상기 패드에 프로브 립등을 이용하여 제2정원(0)을 입력시켜주면 전원이 인가된 상태에서 특정모드가 선택될 수도 잇다. 또한 회로를 리세트부(19)와 N 모스 FET(12)와 퓨즈(6)와 제2리세트부(8)와 버퍼(10)로써만 모드 선택회로부(100)를 구성하고 상기 퓨즈(6)에 제1전원이 인가되게 함으로써, 모드 선택클럭(øR)에 의한 리세트부(19)의 펄스 출력만으로 제2래치부(8)의 출력을 변환시켜 특정모드를 선택할 수도 있다. 이와같이 메탈(2), 퓨즈(6) 또는 본딩와이어(22)를 조합하여 여러가지 모드선택을 선택하는 신호, 예를들어 상기에서 설명한 니블모드 선택신호(
Figure kpo00002
)의 스테틱컬럼 선택신호(
Figure kpo00003
), ×4신호(
Figure kpo00004
), 라이트 퍼 비트모드 선택신호(
Figure kpo00005
)등을 만들어 낼 수 있게 되는 것이다.However, when the lead frame 18 and the pad 21 are connected by wires, the P and N MOS FETs M 2 and M 3 of the first latch 17 are turned on so that the first latch 17 is at a high level. Latched. At this time, even if the pulse output by the reset unit 19 is applied to the N-MOS FET 14, the output of the first latch 17 does not have any influence. Therefore, when the pulse from the reset unit 19 by the mode select clock øR is applied to the N MOS FET 12 through the delay unit 13 while the P MOS FET 4 is turned off, the N MOS FET ( 12 is turned on to make the input level of the second reset unit 8 low level.
Figure kpo00001
) Outputs a low level to select a specific mode, that is, nibble mode. On the other hand, the specific mode can be selected even when the lead frame 18 and the pad 21 are floating. For example, when the metal 2 is disconnected or the fuse 6 is blown, the second reset unit 8 can select a specific mode only by the pulse output of the reset unit 19. In addition, when the second garden (0) is input to the pad by using a probe lip or the like while the pad 21 is floating, a specific mode may be selected while the power is applied. In addition, the circuit is configured of the mode selection circuit unit 100 only by the reset unit 19, the N MOS FET 12, the fuse 6, the second reset unit 8, and the buffer 10, and the fuse 6 By applying the first power supply to the power supply), a specific mode can be selected by converting the output of the second latch unit 8 only by the pulse output of the reset unit 19 by the mode selection clock? R. As such, a signal for selecting various mode selections by combining the metal 2, the fuse 6, or the bonding wire 22, for example, the nibble mode selection signal described above (
Figure kpo00002
Static column selection signal ()
Figure kpo00003
), × 4 signal (
Figure kpo00004
), Light per bit mode selection signal (
Figure kpo00005
) Will be able to produce.

이상에서 설명한 바와같은 본 발명은 각 모드선택에 따른 각각의 메탈마스크를 사용하지 않고도 특정모드를 손쉽게 선택할 수 있으며, 특히 제품 출하시의 모드변경의 용이뿐만 아니라 사용시에도 모드선택이 용이하게 되는 특징을 가진다.As described above, the present invention can easily select a specific mode without using each metal mask according to each mode selection, and in particular, it is easy to change modes at the time of shipment of the product, and the mode selection is easy even during use. Have

Claims (3)

메모리 소자의 모드 선택회로에 있어서, 한칸만 띄움 제1전원(1)이 메탈(2)과 P 모스 FET(4)와 퓨즈(6)와 N 모스 FET(12)를 직렬로 통하여 제2전원(0)으로 흐르게 연결되고, 상기 P 모스 FET(4)는 패드(21)의 레벨로 제어되는 제1래치부(17)와 리세트부(19)의 출력레벨로 제어되는 N 모스 FET(14)에 의해 제어되게 연결되고, 상기 N 모스 FET(12)는 칩 인에이블클럭(20)이 입력되는 상기 리세트부(19)의 출력레벨에 의해 지연부(13)를 통하여 제어되게 연결되고, 상기 N 모스 FET(12)의 출력레벨에 의해 제어되는 제2래치부(8)의 출력은 버퍼(10)를 통하여 모드 선택신호(11)로 되게 연결되는 것을 특징으로 하는 반도체 메모리 소자의 모드 선택회로.In the mode selection circuit of the memory device, only one space is floated. The first power supply 1 is connected to the second power supply via a metal 2, a P MOS FET 4, a fuse 6, and an N MOS FET 12 in series. N-MOS FET 14, which is connected to flow through 0 and controlled by the output level of the first latch 17 and the reset unit 19, which is controlled at the level of the pad 21. The N MOS FET 12 is controlled to be controlled through the delay unit 13 by the output level of the reset unit 19 to which the chip enable clock 20 is input. The output of the second latch portion 8 controlled by the output level of the N MOS FET 12 is connected to the mode selection signal 11 through the buffer 10. . 제1항에 있어서, 메탈(2)과 퓨즈(6)를 제거하여 P 모스 FET(4)를 가진 제1전원(1)으로 제2래치부(8)가 직접 제어되게 연결되는 것을 특징으로 하는 반도체 메모리 소자의 모드 선택회로.The method of claim 1, characterized in that the second latch portion 8 is directly controlled to be connected to the first power source 1 having the P MOS FET 4 by removing the metal 2 and the fuse 6. Mode selection circuit of a semiconductor memory device. 제1항에 있어서, 퓨즈(6)에 제1전원(1)이 직접 입력되게 연결되고 리세트부(19)의 출력에 따라 N 모스 FET(12)를 통한 제2전원(0) 또는 퓨즈(6)를 통한 제1전원(1)이 선택적으로 제2래치부(8)에 입력되게 연결된 모드 선택회로부(100)만으로 되는 반도체 메모리 소자의 모드 선택회로.2. The second power source 0 or fuse (1) according to claim 1, wherein the first power source (1) is directly connected to the fuse (6) and according to the output of the reset unit (19) through the N MOS FET (12). 6. The mode selection circuit of the semiconductor memory device comprising only the mode selection circuit unit 100 connected so that the first power source 1 through 6) is selectively input to the second latch unit 8.
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