KR910000693Y1 - Fet를 이용한 자동 이득 조절회로 - Google Patents

Fet를 이용한 자동 이득 조절회로 Download PDF

Info

Publication number
KR910000693Y1
KR910000693Y1 KR2019860020519U KR860020519U KR910000693Y1 KR 910000693 Y1 KR910000693 Y1 KR 910000693Y1 KR 2019860020519 U KR2019860020519 U KR 2019860020519U KR 860020519 U KR860020519 U KR 860020519U KR 910000693 Y1 KR910000693 Y1 KR 910000693Y1
Authority
KR
South Korea
Prior art keywords
transistor
fet
field effect
output
input signal
Prior art date
Application number
KR2019860020519U
Other languages
English (en)
Other versions
KR880013867U (ko
Inventor
엄주기
남범희
Original Assignee
삼성전자 주식회사
한형수
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 한형수 filed Critical 삼성전자 주식회사
Priority to KR2019860020519U priority Critical patent/KR910000693Y1/ko
Publication of KR880013867U publication Critical patent/KR880013867U/ko
Application granted granted Critical
Publication of KR910000693Y1 publication Critical patent/KR910000693Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers

Landscapes

  • Control Of Amplification And Gain Control (AREA)

Abstract

내용 없음.

Description

FET를 이용한 자동 이득 조절회로
본 고안의 회로도.
* 도면의 주요부분에 대한 부호의 설명
R1-R3: 저항 C1-C3: 콘덴서
D1: 다이오드 Q1: 트랜지스터
FET : 전계효과 트랜지스터 5 : 증폭부
10 : 정류부
본 고안은 전계효과 트랜지스터(FET)를 이용하여 입력신호의 게인을 콘트롤하여 주는 FET를 이용한 자동이득 조절회로에 관한 것이다.
자동이득 조정회로(AGC)는 불규칙한 입력 시그널에 대하여 일정한 이득으로 자동 조정되어 출력되도록 구성한 회로이나 이득을 안정화시키기 위하여 회로가 복잡하고 제조원가가 상승되는 문제점이 있었다.
즉, 종래의 자동 이득 조정회로는 입력신호를 증폭시킨 증폭기의 출력 신호 중 일부를 정류하고 정류시킨 출력을 전계효과 트랜지스터를 통한 후 다이오드와 저항을 통하여 증폭기의 전단에 연결된 트랜지스터에 인가시킴으로써 신호 입력의 이득을 조정해주도록 되어 있으므로 상기된 바와 같이 그 회로 구성이 복잡하여 지고 또한 제조 원가가 상승되어지는 문제점이 있는 것이었다.
본 고안은 상기와 같은 점을 감안하여 입력신호를 증폭시킨 증폭신호 중 일부를 정류한 후 이를 전계효과 트랜지스터의 게이트에 인가시켜 주되 상기 전계효과 트랜지스터의 게이트 인가되는 전압레벨에 따라 직접 입력신호를 증폭시키는 증폭부의 증폭도를 제어하므로써 입력신호의 이득을 자동으로 조절해 주도록 한 것으로 종래의 자동 이득 조정 회로에 비하여 간단한 회로 구성으로 자동 이득 조절이 가능하게 하였다.
이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.
입력단자(IN)의 입력신호는 직류 차단용 콘덴서(C1)를 통하여 바이어스 설정용 저항(R1)(R2)이 연결된 트랜지스터(Q1)의 베이스에 인가되어 저항(R3)이 연결된 콜렉터측으로 반전 증폭되어 출력되게 증폭부(5)를 구성하고 상기 증폭부(5)의 출력신호 중 일부를 다이오드(D1)와 콘덴서(C3)로 구성된 정류부(10)에서 정류시키게 구성하며 상기 정류부(10)의 정류 출력을 전계효과 트랜지스터(FET)의 게이트에 인가되게 구성한다.
상기의 구성은 일반적인 자동 이득 조절회로의 구성과 동일하며 본 고안은 상기 전계효과 트랜지스터(FET)의 드레인 측은 접지시키고 소오스측은 콘덴서(C2)를 통하여 트랜지스터(Q1)의 에미터측과 연결되게 구성한 것으로 트랜지스터(Q1)의 에미터에 연결된 저항(R4)은 이득을 안정화시키기 위한 저항이다.
이와 같이 구성된 본 고안에서 전원(B+)은 저항(R1-R3)으로 분배되어 트랜지스터(Q1)의 베이스측과 콜렉터측에 인가되는 한편 입력단자(IN)로 인가되는 불규칙적인 신호가 직류 차단용 콘덴서(C1)를 통하여 트랜지스터(Q1)의 베이스측에 인가되면 입력 신호는 반전증폭되어 트랜지스터(Q1)의 콜렉터측으로 출력되게 된다.
즉, 입력단자(IN)로 인가되는 신호는 증폭부(5)의 트랜지스터(Q1)에서 반전 증폭되어 출력단자(OUT)로 출력되게 되므로 입력 신호 전압이 낮을수록 출력신호 전압은 높게 되고 입력 신호 전압이 높으면 출력 신호 전압은 낮게 된다.
그리고 출력단자(OUT)로 출력되는 신호 중 일부는 정류부(10)의 다이오드(D1)로 정류되고 평활용 콘덴서(C3)로 평활된 후 전계효과 트랜지스터(FET)의 게이트에 인가되게 된다.
이때 전계효과 트랜지스터(FET)는 게이트측에 인가되는 전압이 높을수록 소오스 드레인간의 저항값이 증가하게 되고 게이트측에 인가되는 전압이 낮을수록 소오스 드레인간의 저항값이 감소하게 된다.
따라서 입력단자(IN)에 낮은 신호 전압이 입력되면 출력되는 신호 전압은 높게 되어 정류부(10)의 정류 전압이 높게 되고 이에 따라 전계효과 트랜지스터(FET)의 소오스 드레인간 저항값이 증가하게 되며 이와 반대로 입력단자(IN)에 높은 신호 전압이 입력되면 출력되는 신호 전압은 낮게 되어 정류부(10)의 정류 전압이 낮게 되므로 전계효과 트랜지스터(FET)의 소오스 드레인간 저항값이 감소하게 된다.
이때 전계효과 트랜지스터(FET)의 드레인측은 접지되고 소오스측은 콘덴서(C2)를 통하여 트랜지스터(Q1)의 에미터측에 연결되므로 전계효과 트랜지스터(FET)의 소오스 드레인간 저항값이 높아지면(입력 신호 전압이 낮아 증폭부(5)의 출력 신호 전압이 높게 되면) 트랜지스터(Q1)의 에미터 베이스간 전류가 적어지게 되어 증폭부(5)의 증폭도가 낮아지게 되므로 출력신호 전압을 낮추어 주게 되고 전계효과 트랜지스터(FET)의 소오스 드레인간 저항값이 낮아지면(입력신호 전압이 높아 증폭부(5)의 출력 신호 전압이 낮게되면)트랜지스터(Q1)의 에미터 베이스간 전류가 많아지게 되어 증폭부(5)의 증폭도가 높아지게 되므로 출력 신호 전압을 높여 주게 된다.
즉, 입력신호 전압이 낮게 되면 증폭부(5)의 출력 신호 전압이 높게 되고 이에 따라 정류부(10)의 정류 전압도 높게 되어 전계효과 트랜지스터(FET)의 소오스 드레인간 저항값이 높게 되므로 트랜지스터(Q1)의 에미터 베이스간 전류가 적게 되어 증폭부(5)의 증폭도를 낮추어 주게 되므로써 결국 출력신호 전압을 낮추어 주게 된다.
그리고 입력 신호 전압이 높게되면 상기와는 반대로 동작하여 출력 신호 전압을 높여 주게 된다.
따라서 입력신호를 자동으로 이득 조정하여 출력시킬 수 있게 된다.
이상에서와 같이 본 고안은 간단한 회로 구성에 의하여 입력 신호의 게인을 자동으로 조정해 주게되므로 회로의 단순화와 제조 원가의 하락을 기할 수 있는 효과가 있는 것이다.

Claims (1)

  1. 입력신호를 트랜지스터(Q1)로 반전증폭시켜, 출력시키는 증폭부(5)와, 상기 증폭부(5)의 출력신호 중 일부를 정류하는 정류부(10)와, 상기 정류부(10)의 출력을 증폭하여 상기 증폭부(5)의 입력 신호를 콘트롤하는 전계효과 트랜지스터(FET)로 구성된 자동 이득 조정회로에 있어서, 상기 전계효과 트랜지스터(FET)의 드레인측을 접지시키고 소오스측은 콘덴서(C2)를 통하여 상기 트랜지스터(Q1)의 에미터에 연결되게 구성시킨 것을 특징으로 하는 FET를 이용한 자동 이득 조절회로.
KR2019860020519U 1986-12-19 1986-12-19 Fet를 이용한 자동 이득 조절회로 KR910000693Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019860020519U KR910000693Y1 (ko) 1986-12-19 1986-12-19 Fet를 이용한 자동 이득 조절회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019860020519U KR910000693Y1 (ko) 1986-12-19 1986-12-19 Fet를 이용한 자동 이득 조절회로

Publications (2)

Publication Number Publication Date
KR880013867U KR880013867U (ko) 1988-08-30
KR910000693Y1 true KR910000693Y1 (ko) 1991-02-08

Family

ID=19258087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019860020519U KR910000693Y1 (ko) 1986-12-19 1986-12-19 Fet를 이용한 자동 이득 조절회로

Country Status (1)

Country Link
KR (1) KR910000693Y1 (ko)

Also Published As

Publication number Publication date
KR880013867U (ko) 1988-08-30

Similar Documents

Publication Publication Date Title
US4623786A (en) Transimpedance amplifier with overload protection
US4415863A (en) Pulse width modulation amplifier
US4229707A (en) Automatic gain control circuit
KR910000693Y1 (ko) Fet를 이용한 자동 이득 조절회로
US6452452B1 (en) Negative feedback gain control for common electrode transistor
CA1124805A (en) Radio frequency amplifier with gain control
US4077014A (en) Automatic gain control circuit
JPH0321065Y2 (ko)
KR890007291Y1 (ko) 음향기기의 증폭기 출력 레벨 자동 조절 장치
KR900006544Y1 (ko) 오디오 출력 레벨의 자동 조절회로
JPS6048609A (ja) 自動レベル調整回路
KR900007013Y1 (ko) 광범위 증폭율 조정회로
SU387494A1 (ko)
KR900007014Y1 (ko) 자동이득 조절회로 (agc)
JPS6329293Y2 (ko)
KR890004258Y1 (ko) 바이어스 레벨 자동 조정회로
JP2668891B2 (ja) 入力レベル調整回路
JPS625538B2 (ko)
KR950004798Y1 (ko) 자동이득조절 제한회로
KR900002461Y1 (ko) 광전송장치에서 자동이득 조절회로의 전압 조정회로
KR890000652Y1 (ko) 직류 전원의 전력 손실방지 장치
JPS6117167B2 (ko)
JPH0516208B2 (ko)
JPS6160607B2 (ko)
JPS63152206A (ja) 増幅回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19970122

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee