KR910000245Y1 - Ecl image amplifying circuit - Google Patents
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Description
제1도는 본 고안에 따른 모니터의 ECL영상 증폭 회로도.1 is an ECL image amplification circuit diagram of a monitor according to the present invention.
제2도와 제3도는 본 고안의 타 실시예 회로도.2 and 3 is a circuit diagram of another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
L1∼L4: 라인 리시버 R1∼R25: 저항L 1 to L 4 : Line receiver R 1 to R 25 : Resistance
Q1∼Q8: 트랜지스터Q 1 to Q 8 : transistor
본 고안은 모니터 영상 증폭회로에 관한 것으로 특히 데스크 톱 퍼브리싱(Desk Top Publishing)용 모니터(monitor)에 있어 컴퓨터측에서 ECL(Emitter Coupled Logic)신호, 비데오 신호, 블랭킹 신호를 각각 인가시키면 라인 리시버(Line Receiver)IC에 의해 영상 출력단으로 처리하도록 한 모니터의 ECL영상 증폭회로에 관한 것이다.The present invention relates to a monitor image amplification circuit. In particular, in a monitor for desktop top publishing, a line receiver is applied when an ECL (Emitter Coupled Logic) signal, a video signal, and a blanking signal are applied from a computer side, respectively. (Line Receiver) An ECL image amplification circuit of a monitor which is processed by an IC to an image output stage.
일반적으로 데스크 톱 퍼브리싱 모니터는 해상도 모니터로서 해상도(Resolution)는 보통 1600×1200으로 용지에 글자 및 사진이 있으면 이를 그대로 모니터 화면으로 볼 수 있는 고해상도 디스플레이용 모노 모니터이다.In general, desktop publishing monitors are resolution monitors. Resolutions are usually 1600 × 1200, which are mono monitors for high-resolution displays that can be displayed on a monitor screen if there are letters and photos on the paper.
상기 데스크 톱 퍼브리싱 모니터 회로는 영상 증폭 회로, 수평 편향회로, 수직 편향회로, 플라이백 트랜스회로로 크게 대별되는데, 여기서는 영상 증폭 회로를 다룬 것으로서 본 고안에 따른 모니터의 ECL영상 증폭회로는 컴퓨터측에서 ECL신호와 비데오 신호 및 블랭킹 신호를 각각 인가시키면 라인 리시버 IC에서 이를 영상 출력단으로 증폭하여 처리하고, 영상신호중 블랭킹 신호를 제거시키도록 한 것으로, 이하 그의 기술 구성을 첨부된 도면에 따라 설명하면 다음과 같다.The desktop monitoring monitor circuit is roughly divided into an image amplification circuit, a horizontal deflection circuit, a vertical deflection circuit, and a flyback transformer circuit. Here, the ECL image amplification circuit of the monitor according to the present invention is a computer side. When the ECL signal, the video signal and the blanking signal are applied to each other, the line receiver IC amplifies it to the video output stage and processes the blanking signal among the video signals. Same as
제1도는 본 고안에 따른 모니터의 ECL영상 증폭회로를 나타낸 것으로서 그 구성을 살펴보면, ECL신호단(BO)()은 저항(R1)(R4)과 저항(R2)(R3)에 의해 각각 분압되어 라인 리시버(L1)입력단에 각각 접속되고 라인 리시버(L1)의 출력단(OB0)은 저항(R5)(R8)에 의해 분압되어 차동 증폭 트랜지스터(Q1)의 베이스에 접속되며 라인 리시버(L1)의 출력단()은 저항(R6)(R7)에 의해 분압되어 차동 증폭 트랜지스터(Q2)의 베이스에 접속되고, 비데오 신호 입력단(B1)()은 저항(R9)(R12)과 저항(R10)(R11)에 의해 각각 분압되어 라인 리시버(L2)의 입력단에 각각 접속되며 라인 리시버(L2)의 출력단(OB1)()은 저항(R14)(R24)과 저항(R13)(R25)에 의해 각각 분압되어 차동 증폭 트랜지스터(Q3)(Q4)의 베이스에 각각 접속되고, 그리고 각 신호에 대한 블랭킹 신호단(B0)()은 저항(R15)(R17)과 저항(R16)(R18)에 의해 각각 분압되어 라인 리시버(L3)의 입력단에 접속되고 라인 리시버(L3)의 출력단(OB3)은 트랜지스터(Q5)의 에미터에 접속되며, 또한 블랭킹 신호단(B1)()은 저항(R20)(22)에 의해 각각 분압되어 라인 리시버(L4)의 입력단에 접속되고 라인 리시버(L4)의 출력단()은 트랜지스터(Q6)의 에미터와 접속되고, 상기 트랜지스터(Q2)(Q3)(Q5)(Q6)의 콜렉터는 공통 접속되어 영상 출력단에 접속되는 구성이고, 여기서 라인 리시버(L1∼L4)의 F1100114퀘인트 디퍼렌샬형 라인 리시버 IC이다.1 shows an ECL image amplification circuit of a monitor according to the present invention. Looking at its configuration, the ECL signal stage BO ( ) Is the resistance (R 1) (R 4) and the resistance (R 2) (R 3) are respectively divided by being connected to the line receiver (L 1) an input terminal an output terminal (OB 0) of the line receiver (L 1) is It is divided by a resistor (R 5 ) (R 8 ) and connected to the base of the differential amplifying transistor (Q 1 ), and the output terminal of the line receiver (L 1 ) ( ) Is divided by a resistor R 6 (R 7 ) and connected to the base of the differential amplifying transistor Q 2 , and the video signal input terminal B 1 ( ) Is a resistor (R 9) (R are respectively divided by 12) and a resistance (R 10) (R 11) is connected to the input terminal of the line receiver (L 2), an output terminal (OB 1) of the line receiver (L 2) ( ) Is divided by resistors R 14 (R 24 ) and resistors R 13 (R 25 ), respectively, connected to the base of the differential amplifying transistor Q 3 (Q 4 ), and blanking for each signal. Signal stage (B 0 ) ( ) Is a resistance (R 15) (R 17) and a resistance (R 16) (respectively divided by R 18), the line receiver (connected to the input end of the L 3), the line receiver (L 3), an output terminal (OB 3 a) is Connected to the emitter of transistor Q 5 , and furthermore blanking signal stage B 1 ( ) Is an output terminal of the resistor (R 20) (respectively divided by 22), the line receiver (L 4) is connected to an input line receiver (4 L) of ( ) Is configured and connected to the emitter of the transistor (Q 6), the collector of the transistor (Q 2) (Q 3) (Q 5) (Q 6) is connected in common to be connected to the video output, where the line receiver ( L 1 to L 4 ) F1100114 Quench differential type line receiver ICs.
제2도는 본 고안의 타실시예 회로 구성으로, ECL신호단(B1)()은 저항(R1,R3)(R2,R4)에 의해 각각 분압되어 라인 리시버(L1)의 입력단에 접속되고 라인 리시버(L1)의 출력단(OB1)()은 저항(R6)(R7)과 저항(R5)(R8)에 의해 각각 분압되어 트랜지스터(Q1)(Q2)베이스에 각각 접속되고, 블랭킹 신호단(B1)()은 저항(R9)(R11)과 저항(R10,R12)에 의해 각각 분압되어 라인 리시버(L3)에 입력단에 접속되고 라인 리시버(L3)의 출력단()은 트랜지스터(Q′3)의 에미터에 접속되고, 상기 트랜지스터(Q1)의 콜렉터는 트랜지스터(Q′3)의 베이스에 접속되며 트랜지스터(Q2)의 콜렉터는 트랜지스터(Q′3)와 콜렉터와 접속되어 영상 출력단에 접속되는 구성이다. 제3도는 본 고안의 다른 타 실시예 회로 구성으로, ECL입력단(B0)()과 비데오입력단(B1)()이 저항(R1)(R4)과 저항(R2)(R3) 및 저항(R8)(R11)과 저항(R9)(R10)에 의해 각각 분압되어 라인 리시버(L1)(L2)의 입력단에 각각 연결되고 라인 리시버(L1)(L2)의 각 출력단은 저항(R5)(R19)과 저항(R6)(R7) 및 저항(R12)(R15)과 저항(R13,R14)에 의해 각각 분압되어 차동 증폭 트랜지스터(Q1∼Q4)의 베이스에 각각 접속되고, 트랜지스터(Q2)와 트랜지스터(Q3)의 콜렉터는 트랜지스터(Q7)(Q8)에 케스코드(LAS Code)연결되고 트랜지스터(Q7)(Q8)의 콜렉터가 공통 접속되어 브라운관(CRT)에 연결되는 구성이다.2 is a circuit configuration of another embodiment of the present invention, and the ECL signal stage B 1 ( ) Is the resistance (R 1, R 3) ( R 2, an output terminal (OB 1) is connected to the input line receiver (L 1) of the partial pressure of the line receiver (L 1), respectively by R 4) ( ) Are divided by resistors R 6 (R 7 ) and resistors R 5 (R 8 ), respectively, and connected to the bases of transistors Q 1 and Q 2 , respectively, and the blanking signal terminal B 1 ( ) Is an output terminal of the resistor (R 9) (R 11) and a resistor (R 10, R 12 are each divided by) the line receiver (connected to L 3) to the input line receiver (L 3) ( ) Is a transistor ( "is connected to the emitter of the third), the transistor (Q 1) of the collector is a transistor (Q, Q collector transistor (Q '3) for being connected to the base transistor (Q 2) of a 3) and It is a configuration connected to the collector and connected to the video output terminal. 3 is a circuit configuration of another embodiment of the present invention, and the ECL input terminal B 0 ( ) And video input (B 1 ) ( ) Is divided by resistors (R 1 ) (R 4 ) and resistors (R 2 ) (R 3 ) and resistors (R 8 ) (R 11 ) and resistors (R 9 ) (R 10 ), respectively. 1) (L 2) each connected and line receiver to the input of the (L 1) (each output stage are resistance (R 5) (R 19) and a resistance (R 6) (R 7), and the resistance of the L 2) (R 12 (R 15 ) and resistors (R 13 , R 14 ) are respectively divided and connected to the bases of the differential amplifying transistors Q 1 to Q 4 , respectively, and the collectors of transistors Q 2 and Q 3 are a configuration in which the transistor (Q 7) Case code (code LAS) to (Q 8) being connected to the collector of the transistor (Q 7) (Q 8) is connected in common connected to the cathode-ray tube (CRT).
상기 회로 구성의 동작 상태 및 작용 효과를 첨부된 도면에 따라 설명하면 다음과 같다.Operational states and operational effects of the circuit configuration will be described with reference to the accompanying drawings.
먼저 제1도에서, 컴퓨터측의 ECL신호단(B0)으로 신호가 인가되면 인가된 신호는 저항(R1)(R4)에 의해 분압되고 ECL신호단()으로 인가된 신호는 저항(R2)(R3)에 의해 분압되어 라인 리시버(L1)의 입력단에 각각 인가되고, 라인 리시버(L1)의 출력(OB0)신호는 저항(R5)(R8)에 의해 분압되어 차동 증폭 트랜지스터(Q1)의 베이스에 인가되며 출력()신호는 저항(R6)(R7)에 의해 분압되어 차동 증폭 트랜지스터(Q2)의 베이스에 인가되어 차동 증폭되고 비데오 신호단(B1)으로 신호가 인가되면 인가된 신호는 저항(R9)(R12)에 의해 분압되고 비데오 신호단()으로 인가된 신호는 저항(R10)(R11)에 의해 분압되어 라인 리시버(L2)의 입력단에 각각 인가되고, 라인 리시버(L2)의 출력(OB1)신호는 저항(R24)(R14)에 의해 분압되어 차동 증폭 트랜지스터(Q3)의 베이스에 인가되며 출력()신호는 저항(R25)(R13)에 의해 분압되어 차동 증폭 트랜지스터(Q4)의 베이스에 인가되어 차동 증폭된다.First, in FIG. 1, when a signal is applied to the ECL signal terminal B 0 on the computer side, the applied signal is divided by a resistor R 1 (R 4 ) and the ECL signal terminal ( The signal applied to) is divided by a resistor (R 2 ) (R 3 ) and applied to the input terminal of the line receiver (L 1 ), respectively, and the output (OB 0 ) signal of the line receiver (L 1 ) is a resistor (R 5). Divided by R 8 and applied to the base of the differential amplifying transistor Q 1 . Signal is divided by a resistor (R 6 ) (R 7 ), applied to the base of the differential amplifying transistor (Q 2 ) and differentially amplified, and a signal is applied to the video signal terminal (B 1 ). 9 ) is divided by (R 12 ) and the video signal stage ( ) As the applied signal is a resistance (R 10) (R is divided by 11) being applied respectively to an input terminal of the line receiver (L 2), the line output (OB 1) signal of the receiver (L 2) has a resistance (R 24 Divided by R 14 and applied to the base of the differential amplifying transistor Q 3 and output ( Signal is divided by a resistor (R 25 ) (R 13 ) and applied to the base of the differential amplifying transistor Q 4 to be differentially amplified.
그리고 블랭킹 신호단(B0)()의 신호는 전술한 바와같이 저항(R15)(R17)과 저항(R16)(R18)에 의해 각각 분압되어 그레이 레벨을 높이는 라인 리시버(L3)에 인가되어 그의 출력(OB3)신호가 트랜지스터(Q5)의 에미터에 인가되고, 블랭킹 신호단(B1)()의 신호는 저항(R20)(R22)과 저항(R21)(R23)에 의해 각각 분압되어 라인 리시버(L4)에 인가되어 그의 출력()신호가 트랜지스터(Q6)의 에미터에 인가되게 된다.And the blanking signal stage B 0 ( ) Is applied to line receiver L 3 which is divided by resistor R 15 (R 17 ) and resistor R 16 (R 18 ) to raise the gray level as described above, and its output OB 3. Signal is applied to the emitter of transistor Q 5 , and the blanking signal stage B 1 ( ) Is divided by resistors R 20 (R 22 ) and resistors R 21 (R 23 ) and applied to the line receiver L 4 so that its output ( ) Signal is to be applied to the emitter of the transistor (Q 6).
즉 상기 라인 리시버(L1)를 통한 ECL신호의 입력에 따라 트랜지스터(Q2)가 구동되면 트랜지스터(Q2)의 콜렉터로 ECL신호가 증폭되고 라인 리시버(L3)를 통한 블랭킹 신호를 에미터로 인가받는 트랜지스터(Q5)에 의해 귀선이 제거되어 영상 출력단으로 출력되고, 라인 리시버(L2)를 통한 비데오 신호는 트랜지스터(Q3)의 콜렉터로 증폭되고 라인 리시버(L4)를 통한 블랭킹 신호를 에미터로 인가받는 트랜지스터(Q6)에 의해 귀선이 제거되는 영상출력단으로 출력되게 된다.That is, when the transistor Q 2 is driven in response to the input of the ECL signal through the line receiver L 1 , the ECL signal is amplified by the collector of the transistor Q 2 and the blanking signal through the line receiver L 3 is emitter. The retrace is removed by the transistor Q 5 applied to the image output terminal, and the video signal through the line receiver L 2 is amplified by the collector of the transistor Q 3 and blanked through the line receiver L 4 . The signal is output to the image output terminal from which the retrace is removed by the transistor Q 6 receiving the signal as an emitter.
그리고 제2도에서는 ECL신호가 전술한 바와같이 저항(R1)(R3)과 저항(R2)(R4)에 의해 각각 분압되어 라인 리시버(L1)에 인가되고 라인 리시버(L1)의 출력(OB1)()신호는 저항(R6)(R7)과 저항(R5)(R8)에 의해 각각 분압되어 차동 증폭 트랜지스터(Q1)(Q2)의 베이스에 각각 인가되어 차동 증폭되고 그리고 블랭킹 신호(B,)는 저항(R9)(R11)과 저항(R10)(R12)에 의해 각각 분압되어 라인 리시버(L3)에 인가되고 라인 리시버(L3)의 출력()신호가 트랜지스터(Q3)의 에미터에 인가되게 된다. 즉 상기 라인 리시버(L1)를 통해 인가되는 ECL신호의 입력에 따라 트랜지스터(Q2)가 구동하면 그의 콜렉터 신호는 네거티브 신호가 되어 트랜지스터(Q3)의 콜렉터에 인가되고 저항(R14) 콘덴서(C1) 저항(R13)에 의한 베이스 신호에 의해 트랜지스터(Q3)가 구동하면 같은 시간에 트랜지스터(Q2)(Q3)가 구동하여 블랭킹 시간은 오프되고 트랜지스터(Q2)의 콜렉터에는 귀선이 제거된 비데오 신호만이 남게되어 영상 출력단으로 출력되게 된다. 또한 제3도는 전술한 바와 같이 ECL신호단(B0)()과 비데오 신호단(B1)()으로 인가된 신호는 저항(R1∼R15)과 라인 리시버(L1)(L2)에 의해 차동 증폭 트랜지스터(Q1∼Q4)의 베이스에 각각 인가되어 차동 증폭되어 트랜지스터(Q2)의 콜렉터로 출력된 ECL신호가 트랜지스터(Q2)와 캐소코드 연결된 트랜지스터(Q7)를 거쳐 브라운관(CRT)에 인가되며 트랜지스터(Q3)의 콜렉터로 출력된 비데오 신호는 캐소코트로 연결된 트랜지스터(Q8)를 거쳐 브라운관(CRT)에 인가되게된다.And FIG. 2 in the resistance, as the ECL signal above (R 1) (R 3) and the resistor (R 2) (R 4) is applied to the line receiver (L 1) is divided respectively by a line receiver (L 1 Output (OB 1 ) ( Signal is divided by resistors R 6 (R 7 ) and resistors R 5 (R 8 ), respectively, and applied to the base of the differential amplifying transistors Q 1 (Q 2 ) to differentially amplify and blanking signals. (B, ) Is the output of the resistor (R 9) (R 11) and a resistance (R 10) (R is each divided by 12) is applied to the receiver line (L 3), the line receiver (L 3) ( Signal is applied to the emitter of the transistor Q 3 . That is, when the transistor Q 2 is driven in response to the input of the ECL signal applied through the line receiver L 1 , its collector signal becomes a negative signal and is applied to the collector of the transistor Q 3 and the resistor R 14 capacitor the collector of the (C 1) resistance (R 13) and a transistor (Q 3) is when the time for the transistor (Q 2) (Q 3) as driven by the base signal driving the blanking time generated by the turned off transistor (Q 2) Only the video signal from which the retrace is removed remains and is output to the image output terminal. 3, the ECL signal stage B 0 ( ) And video signal (B 1 ) ( ) Is applied to the base of the differential amplifying transistors Q 1 to Q 4 by the resistors R 1 to R 15 and the line receivers L 1 to L 2 to differentially amplify the transistors Q 2. ), the ECL signal output to the collector transistor (Q 2) of the cathode code associated transistor (Q 7), the through cathode-ray tube (CRT) is applied is a video signal outputted to the collector of the transistor (Q 3) is a transistor connected as a cathode coating in It is applied to the CRT via (Q 8 ).
따라서 본 고안은 이상의 설명에서와 같이 컴퓨터측에서 ECL신호와 비데오 신호 및 블랭킹 신호를 각각 인가시키면 라인 리시버와 트랜지스터로서 입력된 신호를 증폭하고 블랭킹 신호를 제거시켜 영상출력단으로 출력시키므로서 고해상도용 테스크 톱 퍼 브리싱 모니터에 적용하여 사용할 수 있게 된다.Therefore, the present invention, when the ECL signal, the video signal and the blanking signal are respectively applied from the computer side as described above, amplifies the input signal as the line receiver and the transistor, removes the blanking signal, and outputs it to the image output terminal. It can be applied to a publishing monitor.
Claims (3)
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| KR2019870016629U KR910000245Y1 (en) | 1987-09-29 | 1987-09-29 | Ecl image amplifying circuit |
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Family Applications (1)
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- 1987-09-29 KR KR2019870016629U patent/KR910000245Y1/en not_active IP Right Cessation
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| KR890007951U (en) | 1989-05-18 |
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