KR900007167B1

KR900007167B1 - Multiplexer control pulse generating circuit for the correction circuit of time axis

Info

Publication number: KR900007167B1
Application number: KR1019850009033A
Authority: KR
Inventors: 김용석
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-11-30
Filing date: 1985-11-30
Publication date: 1990-09-29
Also published as: KR870005360A

Abstract

The pulse generator controlling the multiplexer of the timeaxis compensator in the digital audio system comprises a D flipflop (FF1) maintaining the output to high state when a master reset pulse (7) is generated, AND gates (N1-3) generating a reset pulse (5) with some delay when the first frame synch. signal (3) is entered, a counter (T) counting the clock pulse of 31.25 KHz and a JK flip-flop (FF2) providing a multiplexer control pulse (7) after receiving the output of an AND gate (N4) as a clock signal.

Description

Multiplexer Control Pulse Generator Circuit in Time-base Correction Circuit

제1도는 디지탈 오디오의 재생시스템1의 블럭도.1 is a block diagram of a digital audio reproduction system 1. FIG.

제2도는 시간축 보정회로의 메모리부를 나타내는 도면.2 is a diagram showing a memory portion of a time axis correction circuit.

제3도는 본 발명에 의한 멀티플렉서 제어펄스 발생회로의 구조를 나타내는 도면.3 is a diagram showing the structure of a multiplexer control pulse generating circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

FF1…D : 플립플롭 N1-N4 : 앤드 게이트FF1... D: flip-flop N1-N4: end gate

T : 150진 카운터 FF2…K : 플립플롭T: 150-degree counter FF2... K: flip flop

본 발명은 디지탈 오디오 기기의 재생시스템에 있어서 시간축 보정회로에서의 멀티플렉서 제어펄스 발생회로에 관한 것이다.The present invention relates to a multiplexer control pulse generation circuit in a time axis correction circuit in a reproduction system of a digital audio device.

디지탈 오디오 기기는 아날로그 신호를 디지탈 신호로 변환시켜 신호처리함으로써 원음을 재생처리하기 편리한 이점이 있으며, 테이프에 녹음된 신호를 재생하여 처리하는 과정에서 다수개의 트랙을 사용하여 랜덤하게 기록된 신호를 다중처리하고 있다.Digital audio equipment has the advantage of converting analog signals into digital signals and processing them to reproduce the original sound.In the process of reproducing and processing signals recorded on tape, multiple audio signals are randomly recorded using multiple tracks. Processing.

그러나, 이와 같이 다수개의 트랙을 사용함으로 인하여, 테이프에 데이터를 기록하는 시점과 재생하는 시점이 정확히 일치되기 어려워 어긋난 시간축을 보정하기 위한 회로가 필요하게 된다.However, the use of a plurality of tracks in this way makes it difficult to exactly match the time point at which data is recorded on the tape and the time point at which the data is reproduced, so that a circuit for correcting the shifted time axis is required.

이 시간축 보정회로는 메모리부를 사용하게 되는데, 메모리부에 기입, 독출하는 제어는 멀티플렉서에서이루어지는 바, 본 발명에서는 이 멀티플렉서 제어펄스를 발생 시키는 회로를 제공하는 데 그 목적이 있다.This time axis correction circuit uses a memory unit. The control of writing and reading out of the memory unit is performed by a multiplexer, and an object of the present invention is to provide a circuit for generating the multiplexer control pulse.

이하 첨부된 도면에 의거하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 디지탈 오디오의 재생 시스템의 블럭도로서, 헤드에 검출된 신호는 동기 검출 및 보상회로, 시간축 보정회로, 복조회로, 에러 정정우, 디지탈-아날로그 변환부를 통해 원음으로 재생되도록 되어 있다.1 is a block diagram of a digital audio reproduction system, in which signals detected in the head are reproduced in the original sound through a synchronization detection and compensation circuit, a time base correction circuit, a demodulation circuit, an error correction unit, and a digital-analog converter.

제2도는 제1도의 시간축 보정회로의 메모리부를 나타내는 도면으로서, 디멀티플렉서(A)의 출력단자는RAM(B)(C)의 데이터 기임단자에 인가되어 있으며, RAM(B)(C)의 데이터 독출단자는 멀티플렉서(H)에 인가되어 있다. 데이터의 기입 또는 독출 어드레스를 발생하기 위한 클럭을 만드는 14진 카운터(D)와 16진카운터(E)의 출력을 각각 멀티플렉서(F)(G)에 연결하고, 다시 멀티플렉서(F)(G)의 출력을 각각 RAM(B)(C)에 연결한다.FIG. 2 is a diagram showing a memory portion of the time axis correction circuit of FIG. 1, wherein the output terminal of the demultiplexer A is applied to the data delay terminal of the RAM (B) (C), and the data read terminal of the RAM (B) (C). Is applied to the multiplexer (H). The outputs of the hexadecimal counter (D) and hexadecimal counter (E), which make a clock for generating the data write or read address, are connected to the multiplexer (F) (G), respectively, and then the multiplexer (F) (G) Connect the outputs to RAM (B) (C) respectively.

이와 같은 구성에서, 디멀티플렉서(A)에 인가된 데이터 신호가 제어 신호(7)의 지령에 따라 RAM(B)에 기입되는 경우 14진 카운터(D)는 데이터 기입 어드레싱 클럭을 멀티플렉서(F)를 통하여 RAM(B)에 보내게 되며, 이때 16진 카운터(E)는 데이터 독출어드레싱 클럭을 멀티플렉서(G)를 통하여 RAM(C)에 보냄으로써 그 어드레스에 기입되어 있던 데이터를 멀티플렉서(H) 측으로 독출해 낸다. 반대로 제어신호(7)의지령에 따라 RAM(C)에 대하여 데이터 기입동작이 행하여 지면, RAM(B)에 대해서는 데이터 독출작용이행하여 진다.In such a configuration, when the data signal applied to the demultiplexer A is written to the RAM B according to the command of the control signal 7, the hexadecimal counter D sets the data write addressing clock through the multiplexer F. In this case, the hexadecimal counter E sends the data read addressing clock to the RAM C through the multiplexer G to read the data written at the address to the multiplexer H side. Do it. On the contrary, if a data write operation is performed on the RAM C according to the command of the control signal 7, a data read operation is performed on the RAM B. FIG.

제3도는 본 발명에 의한 멀티플렉서 제어펄스의 발생회로를 나타내는 도면이다. D 플립플롭를(FF1)의 입력단자(D)와 클럭단자(C)는 접지되어 있으며 세트(S) 단자에는 플레이 (play key) 온에 다른 마스터 리세트 신호(제4도의 1)가 인가되고, 출력(Q)에는 제4도의 (2)와 같은 펄스신호가 발생되어 앤드 게이트(NI)에서 최초의 프레임 동기신호(제4도의 3)와 논리곱이 된다.3 is a diagram showing a circuit for generating a multiplexer control pulse according to the present invention. The input terminal D and the clock terminal C of the D flip-flop FF1 are grounded, and another master reset signal (1 in FIG. 4) is applied to the set (S) terminal when the play key is turned on. The output signal Q generates a pulse signal as shown in FIG. 4, (2), and logically multiplies the first frame synchronization signal (3 in FIG. 4) at the AND gate NI.

앤드 게이트(NI)의 출력은 150진 카운터(T)의 리세트단자(R)에 접속된 동시에 지연기능을 가진 앤드 게이트(N2)(N3)를 통하여 D 플립플롭(FF1)의 리세트단자(R)에 접속되어 있다.The output of the AND gate NI is connected to the reset terminal R of the 150-degree counter T, and the reset terminal of the D flip-flop FF1 through the AND gate N2 (N3) having a delay function. Is connected to R).

150진 카운터(T)의 클럭단자에는 31.25KHZ의 클럭펄스(제 4도의 (4))가 인가되어 있으며, Q1-Q3의출력은 앤드 게이트(N4)에 의해 논리곱되어 JK 플립플릅(FF2)의 클럭단자에 인가된다. JK 플립플롭(FF2)의 JK 단자는 전원(Vcc)에 연결되어 "H" 상태로 되어 있으며 그의 Q출력에서 멀티플렉서의 제어펄스(7)가 얻어지도록 되어 있다. 이와 같은 시간축 보정회로 내의 메모리부의 멀티플렉서를 제여하는 펄스는다음과 같은 조건을 만족하여야 한다.A clock pulse of 31.25KHZ ((4) in FIG. 4) is applied to the clock terminal of the 150-degree counter T. The output of Q1-Q3 is logically multiplied by the AND gate (N4) to JK flip-flop (FF2). Is applied to the clock terminal of. The JK terminal of the JK flip-flop FF2 is connected to the power supply Vcc and is in the " H " state so that the control pulse 7 of the multiplexer is obtained at its Q output. The pulses that give the multiplexer of the memory unit in the time base correction circuit must satisfy the following conditions.

즉, 플레이 키를 누르고 나서 최초로 나오는 프레임 동기 펄스에 의해 150진 카운터(T)를 리세트시키고 그로부터 8클럭 후에 멀티플렉서 제어펄스(7)가 하이(또는 로우)에서 로우(또는 하이)로 바뀌면서 그로부터150회 하이, 로우를 반복하여야 한다.That is, after the play key is pressed, the 150-degree counter T is reset by the first frame sync pulse, and after 8 clocks thereafter, the multiplexer control pulse 7 changes from high (or low) to low (or high), and thereafter 150. Repeat the high and low times.

제3도 및 제4드에서 보면, 플레이 키가 눌러질 때 마스터 리세트 펄스(1)가 발생하면, D 플립플릅(FF1)이 세트되어 Q출력은 제4도의 (2)와 같이 하이로 유지되다가 최초의 프레임 동기신호(제4도의 3)에 의해 2개의 앤드 게이트(N2)(N3)의 지연폭을 갖는 리세트 펄스(제4드의 5)가 발생되는데, 이 리세트펄스(5)는 150진 카운터(T)를 리세트 시키게 된다.3 and 4, when the master reset pulse 1 occurs when the play key is pressed, the D flip-flop FF1 is set so that the Q output remains high as shown in Fig. 4 (2). The first frame synchronizing signal (3 in FIG. 4) generates a reset pulse (5 of fourth drawing) having a delay width of two AND gates N2 (N3). Will reset the 150-degree counter (T).

150진 카운터(T)는 31.25KHZ의 클럭을 카운트하여, 그 출력(Q1-Q3)은 앤드 게이트(N4)에서 논리곱되어 JK 플립플릅(FF2)의 클럭에 인가되어 Q출력을 변화시키게 되는데, 그로부터 게속해서 150회 하이,로우가 반복되는 제어펄스(7)가 얻어지게 된다.The 150-degree counter T counts a clock of 31.25KHZ, and its outputs Q1-Q3 are logically multiplied at the AND gate N4 and applied to the clock of the JK flip-flop FF2 to change the Q output. Then, the control pulse 7 which repeats 150 times high and low is obtained.

이상과 같이 하여, 시간축 보정회로의 메모리부에 데이터를 기입, 독출하는 콘토롤 펄스가 얻어지게 되는데, 본 발명의 회로는 시간축 보정회로 및 주파수 변환회로의 멀티플렉서 제어부분에 사용될 수 있다.As described above, a control pulse for writing and reading data from the memory unit of the time axis correction circuit is obtained. The circuit of the present invention can be used for the multiplexer control portion of the time axis correction circuit and the frequency conversion circuit.

Claims

D flip-flop FF1, which maintains its output Q high when the master reset pulse 7 is generated, and a reset pulse having a predetermined delay width when the first frame synchronization signal 3 is input. AND gates (N1-N3) generating (5), clock pulses of 31.25KHZ are counted, and the logical product signal of the 150-degree counter (T) and the output (Q1-Q3) of this 150-degree counter (T) 6. A multiplexer control pulse generation circuit in a time axis correction circuit, characterized in that it comprises a JK flip-flop (FF2) or the like which 6) is converted into a clock signal and generates a multiplexer control pulse 7 at its output Q.