KR900004637B1

KR900004637B1 - Apparatus for compressing data in communication

Info

Publication number: KR900004637B1
Application number: KR1019870013619A
Authority: KR
Inventors: 방사현
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1990-06-30
Also published as: KR890009125A

Abstract

A data compression apparatus for communication system includes an input buffer (10) for receiving a number of quantized data, an encoder (20) for encoding data from the input buffer and generating the first data, a first shift register (30) for loading the output of the input buffer by the frame synchronous signal and generating the shifted output by shift clock, a decoder (40) for decoding the output of the encoder, data selection switches (50) selected by the output of the decoder, and a second shift register (60) for generating the compressed data successively.

Description

Data Compression Device in Communication System

제1도는 종래의 장치도.1 is a conventional apparatus diagram.

제2도는 본 발명의 장치도.2 is a device diagram of the present invention.

제3도는 입력 및 압축변환 데이터의 형태도.3 is a form diagram of input and compression conversion data.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 입력버퍼 20 : 엔코더10: input buffer 20: encoder

30 : 제1쉬프트 레지스터 40 : 디코더30: first shift register 40: decoder

50 : 데이터 선택기 60 : 제2쉬프트 레지스터50: data selector 60: second shift register

본 발명은 통신시스템의 데이터 변환장치에 관한 것으로, 특히 양자화 데이터를 소정 비트수의 압축데이타로 변환할 수 있는 장치에 관한 것이다. 일반적으로 통신시스템에서 양자화라 함은 입력신호를 진폭영역으로의 이상적인 값으로 변환하는 조작을 말하는 것으로 아날로그 입력파형을 일정진폭의 계단파형으로 근사시키는 것을 말한다. 따라서 양자화는 아날로그 신호의 진폭치를 소정 간격의 대표치로 표시하는 사사오입 방법이므로 원형파와 양자화 파형사이에 양자화 잡음이 발생하게 되며 양자화 잡음을 줄이기 위하여서는 양자화 스텝을 작게 할 수 있다.The present invention relates to a data conversion apparatus of a communication system, and more particularly, to an apparatus capable of converting quantized data into compressed data having a predetermined number of bits. In general, quantization in a communication system refers to an operation of converting an input signal into an ideal value in an amplitude region and approximating an analog input waveform to a stepped waveform having a constant amplitude. Therefore, since quantization is a round-off method that displays the amplitude value of an analog signal as a representative value at predetermined intervals, quantization noise is generated between the circular wave and the quantization waveform, and the quantization step can be reduced to reduce the quantization noise.

그러나 양자화 스텝을 작게하면 스텝수가 많아지고 스텝수가 많아지면 부호화(Samping) 자릿수가 많아지므로, 시스템의 장치가 커지고 제어장치가 복잡해지는 문제점이 있었다. 그러므로 상기와 같은 문제점을 해소하기 위하여 균등 양자화를 하지 않고 불균등 양자화 또는 비직선 양자화를 사용하고 있다. 즉 양자화 잡음대 신호와의 비가 소진폭에서는 크지만 대진폭에서 별로 문제가 되지 않으므로, 송신측에서는 입력신호의 작은 진폭에 대해서는 작은 스텝으로 대응시키고 큰 진폭에 대해서는 큰 스텝으로 대응시키기 위한 데이터 입축방식을 사용하고 있으며, 수신측에서는 송신측에서 압축한 데이터를 신장하여 본래의 스텝으로 변환하는 데이터 신장방식을 사용한다.However, if the quantization step is made smaller, the number of steps increases, and the number of steps increases, so that the number of coding digits increases, resulting in a large system and a complicated control device. Therefore, in order to solve the above problems, uneven quantization or nonlinear quantization is used without uniform quantization. In other words, the ratio of the quantized noise band signal is large at small amplitude but not a big problem at large amplitude. Therefore, the transmission side uses a data accumulation method to match small amplitude of the input signal in small steps and large amplitude in large steps. The receiving side uses a data decompression method which decompresses the data compressed by the transmitting side and converts the data into original steps.

제1도는 종래의 데이터 압축장치도로서 입력버퍼(1), 우선순위 엔코더(Priority Encoder)(2), 제1-제4먹스(Multiplexer)(3-6) 및 쉬프트 레지스터(7)로 구성되어 있다. 양자화 데이터(D13-D1)가 3개의 플립플롭으로 구성된 입력버퍼(10)에 인가되는데, 이중 데이터(D13)는 양자화 데이터의 극성(+,-)를 나타내는 사인 데이터(Sign data)이다.FIG. 1 is a diagram of a conventional data compression device, which includes an input buffer 1, a priority encoder 2, a first-fourth multiplexer 3-6, and a shift register 7. FIG. have. Quantization data D13-D1 is applied to an input buffer 10 composed of three flip-flops. The double data D13 is sign data representing the polarity (+,-) of the quantization data.

상기 입력버퍼(10)의 출력중 사인데이타(D13)는 8비트 쉬프트 레지스터(7)의 최상위 비트에 인가되며, A데이터(D12-D5)는 우선순위 엔코더(2)에, B데이터(D11-D4)는 제1먹스(3), C데이터(D10-D3)는 제2먹스(4)에, D데이터(D9-D2)는 제3먹스(4)에, E데이타(D8-D1)는 제4먹스(6)에 각각 인가된다. 이때 엔코더(2)는 상기 A데이터(D12-D5)의 우선순위(Priority)를 엔코딩하는데 이것은 사인데이터(B13)를 제외한 양자화 데이터중(D12-D1) MSB로부터 최초 "1"이 어디에 존재하는가를 상기 엔코더(2)의 엔코딩출력(S2-S0)은 상기 제1-제4먹스(3-6)의 선택신호로 인가되는 동시에 8비트 쉬프트 레지스터(7)의 (R7-R5)에 차례대로 인가된다. 또한 8×1먹스(8 to 1 line Multiplexer)인 제1-제4믹스(3-6)는 상기 엔코더(2)의 출력(S2-S1)에 의해 각각 출력(Q3-Q0)하여 쉬프트 레지스터(7)중 해당 쉬프트 레지스터(R4-R1)에 각각 인가한다. 상기 엔코더(2)의 출력(S2-S0)에 의한 제1-제4먹스(3-6)의 출력은 하기 표 1과 같다.The sign data D13 of the output of the input buffer 10 is applied to the most significant bit of the 8-bit shift register 7. The A data D12-D5 is assigned to the priority encoder 2 and the B data D11-. D4) is the first mux 3, C data (D10-D3) is the second mux (4), D data (D9-D2) is the third mux (4), E data (D8-D1) is Are applied to the fourth mux 6, respectively. At this time, the encoder 2 encodes the priority of the A data D12-D5, which indicates where the first " 1 " exists from the MSB of the quantized data (D12-D1) except for the sign data B13. The encoding outputs S2-S0 of the encoder 2 are applied as the selection signal of the first-fourth mux 3-6 and are sequentially applied to (R7-R5) of the 8-bit shift register 7. do. In addition, the first-fourth mixes 3-6, which are 8x1 muxes (8 to 1 line multiplexers), are output (Q3-Q0) by the outputs S2-S1 of the encoder 2, respectively, and the shift register ( Applied to the corresponding shift registers R4-R1, respectively. The output of the first-fourth mux 3-6 by the output S2-S0 of the encoder 2 is shown in Table 1 below.

[표 1]TABLE 1

이때 쉬프트 레지스터(7)는 쉬프트클럭(S.CLK)에 의해 8비트의 압축 데이터를 쉬프트하여 데이터 출력단자(D0)를 통해 코덱(CODEC)으로 출력한다. 상기와 같은 종래의 데이터 압축 변환 장치는 7×8(8 to 1 line Multiplexer)를 사용해야 했었으므로 시스템의 크기가 커지면 제품의 가격이 상승되는 문제점이 있었다. 따라서 본 발명의 목적은 간단한 구성을 양자화된 데이터를 소정비트의 데이터로 압축변환 할 수 있는 장치를 제공함에 있다.At this time, the shift register 7 shifts the 8-bit compressed data by the shift clock S.CLK and outputs it to the codec through the data output terminal D0. The conventional data compression conversion apparatus as described above had to use 7x8 (8 to 1 line multiplexer), and thus the price of the product increased as the size of the system increased. Accordingly, an object of the present invention is to provide an apparatus capable of compressing and converting quantized data into data of a predetermined bit with a simple configuration.

이하 본 발명을 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제2도는 본 발명의 구체 회로도로서, 13개의 플립플롭(FF1-FF13)으로 구성되어 양자화 입력데이터를 출력하는 입력버퍼(10)와, 상기 입력버퍼(10)의 출력데이터중 상위 8비트의 우선 순위를 엔코딩한 제1데이타(S2-S0)를 출력하는 엔코더(20)와, 상기 엔코더(20)의 제1데이터(S2-S0)를 디코딩하여 출력하는 디코더(40)와, 11개의 쉬프트 레지스터(SR1-SR11)로 구성되어 프레임 동기신호(FS)에 의해 상기 입력버퍼(10)의 출력을 로드하여 쉬프트클럭(SCLK)에 의해 쉬프트 레프트하는 제1쉬프트레지스터(30)와, 8×1 데이터 선택키(8 to 1 line data Seletor)로서 상기 디코더(40)의 출력에 의해 상기 제1쉬프트 레지스터(30)의 출력인 제2데이타(Q3-Q0)를 선택하는 데이터 선택부(50)와, 상기 입력버퍼(10)의 사인데이터(D13), 엔코더(20)의 제1데이터(S2-S0) 및 상기 데이터 선택부(50)를 통한 제2데이터(Q3-Q0)를 쉬프트 클럭에 의해 직렬 출력하는 제2쉬프트 레지스터(60)로 구성하며 제3도는 입력데이터의 상태에 따른 압축데이터의 변환예를 보여주고 있다.2 is a detailed circuit diagram of the present invention, comprising an input buffer 10 configured to include 13 flip-flops FF1-FF13 and outputting quantized input data, and a priority of the upper 8 bits of the output data of the input buffer 10. An encoder 20 for outputting the first data S2-S0 encoded the rank, a decoder 40 for decoding and outputting the first data S2-S0 of the encoder 20, and eleven shift registers. A first shift register 30 composed of (SR1-SR11), which loads the output of the input buffer 10 by the frame synchronizing signal FS and shifts the shift by the shift clock SCLK, and 8x1 data. A data selector 50 for selecting second data Q3-Q0, which is an output of the first shift register 30, by an output of the decoder 40 as a selector key 8 to 1 line data receiver; Sign data D13 of the input buffer 10, first data S2-S0 of the encoder 20, and a second day through the data selector 50. Is composed of a second shift register 60 that serially outputs the output Q3-Q0 by a shift clock. FIG. 3 shows an example of conversion of compressed data according to the state of input data.

상술한 구성에 의거 본 발명을 제2도 및 제3도를 참조하여 상세히 설명한다.Based on the above-described configuration, the present invention will be described in detail with reference to FIGS. 2 and 3.

입력버퍼(10)에 입력하는 양자화 데이터(D13-D1)는 제3도의 (a)와 같은 형태이며 제2쉬프트 레지스터(60)를 출력하는 압축데이터(D13,S2-S0,Q3-Q0)는 제3도의 (b)와 같은 형태라 가정한다. 따라서 해당 양자화의 데이터의 극성(+,-)을 나타내는 사인 데이터(D13)를 포함한 13비트의 데이터를 8비트의 압축데이터로 변환하므로 우선순위를 결정하는 엔코더(20)는 데이터(D12-D5)를 입력하며 입력버퍼(10)를 통한 양자화데이터(D13-D1)중 해당데이터의 극성(+,-)를 나타내는 사인데이터(D13)는 쉬프트 레지스터(SR15)에 인가되며, 양자화데이터(D12-D1)는 엔코더(20) 및 프레임 동기신호(FS)에 의해 제1쉬프트 레지스터(30)인 쉬프트 레지스터(SR11-SR1)에 동시에 인가되다. 이때 엔코더(20)는 데이터(D12-D5)의 데이터를 입력하여 우선순위를 결정하는데 양자화데이터(D12-D1)중 MSB로부터 가장 가까운 위치에 있는 "1"이 어느 비트에 있는가를 확인하여 우선 순위를 결정하는 제1데이터(S2-S0)를 발생한다.Quantization data (D13-D1) input to the input buffer 10 is the same as in FIG. 3A, and compressed data (D13, S2-S0, Q3-Q0) outputting the second shift register 60 is Assume that the form is as shown in (b) of FIG. Therefore, since the 13-bit data including the sign data (D13) indicating the polarity (+,-) of the data of the corresponding quantization is converted into 8-bit compressed data, the encoder 20 for determining the priority is the data (D12-D5). And sign data D13 indicating the polarity (+,-) of the corresponding data among the quantization data D13-D1 through the input buffer 10 are applied to the shift register SR15, and the quantization data D12-D1. ) Is simultaneously applied to the shift registers SR11-SR1 which are the first shift registers 30 by the encoder 20 and the frame synchronizing signal FS. At this time, the encoder 20 determines the priority by inputting data of the data D12-D5, and confirms which bit is located at the position "1" closest to the MSB in the quantization data D12-D1 to determine the priority. The first data S2-S0 to be determined are generated.

상기 엔코더(20)의 출력인 제1데이터(S2-S0)는 쉬프트 레지스터(SR14-SR12)에 입력하는 동시에 디코더(40)에 인가되어 데이터선택부(50)의 선택스위치(DS8-DS1)중 해당 선택스위치를 제어한다. 이때 쉬프트클럭(SCLK)이 제1쉬프트 레지스터(30) 및 제2쉬프트 레지스터(60)의 쉬프트 레지스터(SR15-SR1)에 인가되면, 이 쉬프트클럭(SCLK)에 따라 제1쉬프트 레지스터(60)에서는 압축데이터의 MSB인 사인데이타(D13)로부터 상기 엔코더(20)의 출력인 제1데이터(S2-S0)가 직렬 출력하며 선택스위치(DS8-DS1)중 선택된 스위치를 통해 제1쉬프트 레지스터(30)를 통한 실제 양자화 데이터인 제2데이터(Q3-Q0)가 제2쉬프트 레지스터(60)의 쉬프트 레지스터(SR12)에 직렬 입력한다.The first data S2-S0, which is the output of the encoder 20, is input to the shift registers SR14-SR12 and applied to the decoder 40, and is selected among the select switches DS8-DS1 of the data selector 50. Control the corresponding selector switch. At this time, when the shift clock SCLK is applied to the shift registers SR15-SR1 of the first shift register 30 and the second shift register 60, the first shift register 60 according to the shift clock SCLK is applied. The first data register S30-S0, which is the output of the encoder 20, is serially output from the sign data D13, which is the MSB of the compressed data, and the first shift register 30 is selected through a switch selected from the selection switches DS8-DS1. The second data Q3-Q0, which is actual quantization data through, is serially input to the shift register SR12 of the second shift register 60.

상기와 같은 동작은 하기 표 2와 같이 나타낸다.The above operation is shown in Table 2 below.

상기 표 2와 같은 과정으로 제2쉬프트 레지스터(60)를 출력한 압축데이터는 코텍(CODEC)으로 송출되어져 수신측에 전달되며 수신측에서는 본 발명에 따른 반대 동작과정을 수행하여 신장하면 본래의 양자화 데이터로 재생할 수 있다.Compressed data outputting the second shift register 60 in the process as shown in Table 2 is transmitted to the codec (CODEC) and transmitted to the receiving side, and the receiving side performs the reverse operation process according to the present invention to extend the original quantized data Can be played with.

상술한 바와같이 양자화 잡음을 줄이기 위해 양자화 스텝을 작게 했을 시 발생하는 다수비트의 양자화 데이터를 소정비트의 압축데이터로 용이하게 변환할 수 있어 부호화 자릿수를 감소시킬 수 있으며 이에따라 시스템의 장치를 소형화하고 제어를 간단하게 할 수 있는 잇점이 있다.As described above, many bits of quantization data generated when the quantization step is reduced in order to reduce quantization noise can be easily converted into predetermined bits of compressed data, thereby reducing the number of encoded digits, thereby minimizing and controlling the apparatus of the system. There is an advantage to simplifying this.

Claims

An apparatus for compressing quantization data in a communication system, the apparatus comprising: an input buffer 10 for inputting a plurality of bits of quantization data and an encoder for outputting first data encoded with priority in quantization data of the input buffer 10 ( 20, a first shift register 30 which loads the output of the input buffer 10 by the frame synchronizing signal FS and shifts out the data loaded by the shift clock SCLK, and the encoder 20 The decoder 40 decodes and outputs the output of the sub-channel; and the corresponding select switch is selected by the output of the decoder 40, and the output of the first shift register 30 is transmitted through the corresponding select switch. A data selector 50 for serially outputting data, a sine data of the input buffer 10, first data of the encoder 20, and second data of a predetermined bit through the data selector 50 in order. Serial output And a second shift register (60) for outputting data.