KR900001996B1

KR900001996B1 - Sources of electricity

Info

Publication number: KR900001996B1
Application number: KR1019870013612A
Authority: KR
Inventors: 정형섭; 김문곤
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1990-03-31
Also published as: JPH0574086B2; KR890008651A; JPH01170207A

Abstract

The supply equipped in IC for providing power suitable to a highly integrated semiconductor device includes a voltage generators (11,12) generating a first and a second bias voltage, a comparator (13) transmitting a certain logic state by comparing the first and the second bias voltage, a first signal generator (14) generating a first signal according to a back bias voltage, a second signal generator (15) generating a second signal when the first and the second voltage are matched, a third signal generator (16) generating a third signal at an active signal, and a regulator (100) transmitting internal power to an output terminal (7) which is clamped by an input voltage.

Description

Internal power generator

제1도는 본 발명에 따른 내부전원 발생기의 구성도.1 is a block diagram of an internal power generator according to the present invention.

제2도는 제1도의 주 레귤레이터의 실시예의 구체회로도.2 is a concrete circuit diagram of an embodiment of the main regulator of FIG.

제3a-e도는 제1도 및 제2도는 입출력 파형도.3a-e are the first and second views of the input and output waveforms.

본 발명은 반도체 회로에 관한 것으로 특히 외부인가 전원을 입력하여 고집적 반도체 장치에 적합한 내부 전원을 발생하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit, and more particularly to a circuit for generating an internal power supply suitable for a highly integrated semiconductor device by inputting an externally applied power supply.

반도체장치가 점점 고집적화 되어가는 경향으로 인해 한정된 칩상에 형성되는 개별소자의 크기는 점차 축소되고 있다. 소자의 크기를 축소함에 따라 채널의 길이는 점차 짧아지게 되어 동작 전압을 낮추어줄 필요가 있으나 시스템 전체에 인가되는 외부전원은 편의항 5V로 고정되어 다른 모든 장치에 공급이 되므로 특정 반도체장치 만을 위해서 시스템에 인가되는 외부전원을 변하시킬 수는 없다.Due to the tendency of semiconductor devices to be increasingly integrated, the size of individual devices formed on a limited chip is gradually reduced. As the size of the device decreases, the channel length becomes shorter and it is necessary to lower the operating voltage. However, the external power applied to the entire system is fixed at 5V in convenience section and is supplied to all other devices. It is not possible to change external power applied to.

그러므로 채널이 짧아진 고집적된 반도체 장치에 종래와 같은 전압을 인가하면 소자의 드레인 부근의 채널영역에 강한 전장이 형성되어 핫캐리어(Hot Carrier)가 발행하고 높은 에너지를 가진 핫캐리어가 게이트쪽으로 트랩되어 누설 전류가 생기며 이 핫캐리어의 이동으로 케이트 산화막이 손상되거나 얇아지게 되고 따라서 드레쉬홀드 전압이 낮아지게 되며 종국에서 브레이크 다운이 일어나서 소자를 사용할 수 없게 된다. 또한 짧은 채널이 일으키는 상기 문제점 때문에 반도체 소자의 고집적화에도 한계가 있었다.Therefore, when a voltage is applied to a highly integrated semiconductor device having a shorter channel, a strong electric field is formed in the channel region near the drain of the device, a hot carrier is issued, and a hot energy with a high energy is trapped toward the gate. Leakage currents are generated and the movement of the hot carriers results in damage or thinning of the gate oxide film, thus lowering the threshold voltage and ultimately breaking down the device, making the device unusable. In addition, there is a limit to high integration of semiconductor devices due to the above problems caused by short channels.

따라서 본 발명의 목적은 칩내부에 내장되어 외부전원을 입력하여 반도체장치의 동작에 필요한 내부전원을 발생하는 내부전원 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an internal power generation circuit embedded in a chip to input external power to generate internal power required for the operation of a semiconductor device.

본 발명의 또다른 목적은 내부전원 발생회로와 접속된 칩내의 회로에서 동작전류를 감소하여 전력의 소모를 줄이는 내부전원 발생회로를 제공함에 있다.It is still another object of the present invention to provide an internal power generation circuit which reduces power consumption by reducing operating current in a circuit in a chip connected to the internal power generation circuit.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 내부전원 발생기의 전체적인 구성을 나타낸 도면이다.1 is a view showing the overall configuration of the internal power generator according to the present invention.

제1도 참조하면 본 발명이 내부전원 발생기의 반도체장치에 있어서 칩외부에서 인가되는 외부전원이 입력되는 입력단자(1)와, 동일칩상에 형성된 백바이어스 전압 발생기에서 발생되는 백바이어스 전압이 공급되는 백바이어스 전압공급단자(3)와, 동일칩상에 형성되어 칩이 액티브상태 일 때 액티브 신호를 발생하는 신호발생회로에 액티브신호가 공급되는 액티브신호 공급단자(5)와 출력단자(7)와, 상기 입력단자(1)와 접속되어 제1바이어스 전압을 발생하는 제1전압발생부(11)와, 상기 입력단자(1)와 접속되어 외부인가 전압을 폴로워하는 제2바이어스 전압을 발생하는 제2전압발생부(12)와, 상기 제1전압발생부(11)와, 상기 제2전압발생부(12)의 출력을 비교하여 소정 논리상태를 출력하는 비교수단(13)과, 상기 입력단자(1)와 백바이어스 전압공급단자(3)에 접속되어 백바이어스 전압에 따라 제1신호를 발생하는 제1신호 발생부(14)와, 상기 입력단자(1)와 상기 비교수단(13)과 상기 제1신호발생부(14)와 접속되어 제1바이어스 전압과 제2바이어스 전압이 동일해지는 순간에 제2신호를 발생하는 제2신호발생부(15)와, 상기 입력단자(1)와 제2신호발생부(15)와 액티브신호 공급단자(5)에 접속되어 액티브와 액티브신호 공급단자(5)에 접속되어 액티브신호가 공급됨과 동시에 제3 신호를 발생하는 제3신호발생부(16)와, 상기 입력단자(1)와 상기 제1전압발생부(11)와 상기 제2신호발생부(15)와 상기 제3신호발생부(16)와 접속되고 출력단자(7)와 궤환루우프(Feedback Loop)를 형성하며 제1바이어스 전압과 제2바이어스 전압이 동일해지는 입력전압 이상에서 상기 입력전압으로 클램핑된 내부전원을 출력단자(7)로 발생하는 주 례귤레이터(100)로 구성된다.Referring to FIG. 1, in the semiconductor device of an internal power generator, an input terminal 1 to which an external power source applied from an outside of a chip is input and a back bias voltage generated from a back bias voltage generator formed on the same chip are supplied. An active signal supply terminal 5 and an output terminal 7 formed on the same chip as the back bias voltage supply terminal 3 and supplied with an active signal to a signal generation circuit that generates an active signal when the chip is in an active state; A first voltage generator 11 connected to the input terminal 1 to generate a first bias voltage, and a second bias voltage connected to the input terminal 1 to follow an externally applied voltage; Comparison means 13 for comparing the outputs of the second voltage generator 12, the first voltage generator 11, and the second voltage generator 12, and outputting a predetermined logic state; (1) and back bias voltage supply terminals (3). A first signal generator 14 which is connected to the input terminal 1, the comparison means 13, and the first signal generator 14 to generate a first signal according to a back bias voltage. A second signal generator 15 for generating a second signal when the first bias voltage and the second bias voltage are equal to each other, the input terminal 1, the second signal generator 15, and an active signal supply terminal ( 5) a third signal generator 16 connected to the active and active signal supply terminal 5 for supplying an active signal and generating a third signal, and the input terminal 1 and the first voltage; It is connected to the generator 11, the second signal generator 15 and the third signal generator 16, forms an output terminal 7 and a feedback loop, and has a first bias voltage and a second bias voltage. Weekly regulation to generate internal power clamped to the input voltage to the output terminal 7 above the input voltage at which the bias voltage becomes equal It is composed of emitter 100.

상기 제1전압발생부(11)는 입력단자(1)에 인가되는 입력전압이 일정전압(제1바이어스 전압)이상일 때 입력전압을 클램핑하여 제1바이어스 전압을 발생한다.The first voltage generator 11 generates a first bias voltage by clamping the input voltage when the input voltage applied to the input terminal 1 is equal to or greater than a predetermined voltage (first bias voltage).

상기 제2전압발생부(12)는 통상의 분압기(Voltage Divider)로 구성되어 입력전압을 분압된 전압으로 폴로워 하는 제2바이어스 전압을 발생한다.The second voltage generator 12 is configured as a general voltage divider to generate a second bias voltage that follows the input voltage to the divided voltage.

상기 비교수단(13)은 제1바이어스 전압보다 제2바이어스 전압이 커지는 경우 논리레벨 "하이"이 ø0신호로 출력한다.The comparing means 13 outputs a logic level " high " as a? 0 signal when the second bias voltage becomes larger than the first bias voltage.

상기 제1신호발생부(14)는 입력전압의 초기상태가 불안정하여 상기 비교수단(13)의 출력이 오실레이팅 될 수 있는 문제점을 해결하기 위하여 형성된 것으로 입력전압이 증가하여 백바이어스 전압을 발생할 수 있을 정도의 전압상태가 되면 논리레벨 "하이"의 ø1신호를 발생한다. 상기 제2신호발생부는 상기 신호 ø0와 ø1이 논리레벨 "하이"의 상태로 입력되면 칩내부에 동작준비 상태의 신호인 논리레벨"하이"상태의 ø2신호를 발생한다.The first signal generator 14 is formed to solve a problem in which the initial state of the input voltage is unstable and the output of the comparison means 13 may be oscillated. The first signal generator 14 may increase the input voltage to generate a back bias voltage. When the voltage level is high enough, a signal of ø1 of logic level "high" is generated. When the signals ø0 and ø1 are input in the state of logic level "high", the second signal generator generates a signal of the logic level "high" state, which is a signal of an operation ready state, inside the chip.

따라서 입력전압이 초기 상태에서 제2바이어스 전압이 제1바이어스 전압이상이 되어 비교수단(13)에서 ø0의 신호를 발생해도 입력전압이 백바이어스 전압을 발생시킬 정도의 안정된 전압상태를 갖지 못하면 제2신호발생부(15)는 칩의 동작준비 상태의 신호인 ø2신호를 발생하지 않는다.Therefore, even if the second bias voltage becomes equal to or greater than the first bias voltage in the initial state and the comparator 13 generates a signal of ø0, if the input voltage does not have a stable voltage state sufficient to generate a back bias voltage, the second bias voltage is increased. The signal generator 15 does not generate a? 2 signal, which is a signal of a chip ready for operation.

상기 제3신호발생부(16)는 상기 ø2의 신호가 발생된 다음 액티브 신호과 공급되면 칩이 액티브 상태임을 주 레귤레이터(100)에 알리는 ø3의 신호를 발생한다.The third signal generation unit 16 generates a signal of? 3 informing the main regulator 100 that the chip is active when the signal of? 2 is generated and then supplied with an active signal.

상기 주 레귤레이터(100)는 상기 제1바이어스 전압과 상기 입력전압과 상기 피드백된 출력전압을 입력하고 상기 ø2와 ø3신호에 따라 출력상태가 결정되는 제1증폭부와, 상기 제1바이어스 전압과 상기 입력전압과 상기 제1증폭기의 출력을 입력하고 상기 ψ2와 ψ3신호에 따라 출력상태가 결정되는 캐스캐이드 접속(Cascade Connection)된 2n개의 증폭기로 구성된 제2증폭부와 ,상기 입력전압이 인가되고 상기 제2증폭부의 출력과 ø2신호에 응답하여 스위칭하는 스위칭 수단으로 구성된다.The main regulator 100 may include a first amplifier configured to input the first bias voltage, the input voltage, and the fed back output voltage and determine an output state according to the? 2 and? 3 signals, and the first bias voltage and the first bias voltage. A second amplifier comprising a cascade connection of 2n amplifiers for inputting an input voltage and an output of the first amplifier and determining an output state according to the ψ2 and ψ3 signals, and the input voltage is applied And switching means for switching in response to an output of the second amplifier and a signal? 2.

제2도는 주 레귤레이터(100)의 실시예의 구체회로도로서 제2증폭부를 2개의 증폭기로 구성한 실시예이다.2 is a detailed circuit diagram of an embodiment of the main regulator 100, in which the second amplifier part includes two amplifiers.

도면을 참조하면 상기 주 레귤레이터(100)는 상기 입력단자(1)와 접속된 제1 입력노오드(21)와 , 상기 제1전압발생부(11)와 접속된 제2입력노오드(22)와, 상기 제2신호발생부(15)와 접속된 제3입력노오드(23)와, 상기 제3신호발생부(16)와 접속된 제4 입력노으드(24)와, 상기 제1 및 제2입력노오드(21)(22)와 후술하는 출력노오드(25)와 접속되어 제3 및 제4입력노오드(23)(24)에 인가되는 신호에 따라 출력상태가 결정되는 제1증폭기(30)와, 상기 제1 및 제2입력노오드(21)(22)와 제1증폭기(30)의 출력노오드(37)와 접속되어 제3 및 제4입력노오드(23)(24)에 인가되는 신호에 따라 출력상태가 결정되는 입력노오드(21)(22)와 제2증폭기(40)의 출력노오드(47)와 접속되어 제3 및 제4입력노오드(23)(24)에 인가되는 신호에 따라 출력상태가 결정되는 제3증폭기(50)와, 제1입력노오드(21)와 접속되어 제3증폭기(50)의 출력전압과 제3입력노오드(23)에 인가되는 신호에 응답하여 스위칭하는 스위칭수단(60)과, 스위칭수단(60)의 스위칭에 의해 전달되는 전압을 제1증폭기(30)와 출력단자(7)로 공급하는 상기 스위칭수단(60)과 제1증폭기(30)와 출력단자(7)에 접속된 출력노오드(25)로 구성되어 있다.Referring to the drawings, the main regulator 100 includes a first input node 21 connected to the input terminal 1, and a second input node 22 connected to the first voltage generator 11. And a third input node 23 connected to the second signal generator 15, a fourth input node 24 connected to the third signal generator 16, and the first and second input nodes 24. A first output node connected to the second input nodes 21 and 22 and an output node 25 to be described later and having an output state determined according to signals applied to the third and fourth input nodes 23 and 24; The third and fourth input nodes 23 are connected to the amplifier 30, the first and second input nodes 21 and 22, and the output node 37 of the first amplifier 30, The third and fourth input nodes 23 are connected to the input nodes 21 and 22 and the output node 47 of the second amplifier 40 whose output state is determined according to the signal applied to the 24. Connected to the third amplifier 50 and the first input node 21 whose output state is determined according to the signal applied to the 24. The switching means 60 for switching in response to the output voltage of the third amplifier 50 and the signal applied to the third input node 23, and the voltage transmitted by the switching of the switching means 60, the first The switching means 60 and the output node 25 connected to the first amplifier 30 and the output terminal 7 are supplied to the amplifier 30 and the output terminal 7.

상기 제1증폭기(30)는 제1입력노오드(21)와 노오드(38)(37) 사이에 각각 채널을 접속하고 각 게이트를 노오드(38)에 접속한 P채널 모오스 트랜지스터(31)와 (32)와, 노오드(38)과 노오드(39)사이에 채널을 접속하고 게이트를 제2입력노오드(22)에 접속한 N채널 모오스 트랜지스터(33)와, 노오드(37)과 노오드(39)사이에 채널을 접속하고 게이트를 후술하는 출력 노오드(25)에 접속한 N채널 모오스 트랜지스터(34)와, 노오드(39)와 접지단자(20)사이에 병렬로 채널을 접속하고 각 게이트를 제3 및 제4입력노오드에 접속한 N채널 모오스 트랜지스터(35)와 (36)으로 구성되어 있다.The first amplifier 30 connects a channel between the first input node 21 and the nodes 38 and 37, respectively, and the P-channel MOS transistor 31 which connects each gate to the node 38. And (32), an N-channel MOS transistor 33 in which a channel is connected between the node 38 and the node 39 and a gate is connected to the second input node 22, and the node 37 And a channel between the node 39 and the N-channel MOS transistor 34 connected to an output node 25 which will be described later, and the channel in parallel between the node 39 and the ground terminal 20. N-channel MOS transistors 35 and 36 are connected to each other and each gate is connected to third and fourth input nodes.

상기 제2증폭기(40)는 제1입력노오드(21)와 노오드(48)(47) 사이에 각각 채널을 접속하고 각 게이트를 노오드(48)에 접속한 P채널 모오스 트랜지스터(41)과 (42)와, 노오드(48)과 노오드(49) 사이에 채널을 접속하고 게이트를 제2입력노오드(22)에 접속한 N채널 모오스 트랜지스터(43)와, 노오드(47)와 노오드(49) 사이에 채널을 접속하고 게이트가 상기 제1증폭기(30)의 노오드(37)에 접속된 N채널 모오스 트랜지스터(44)와, 노오드(49)와 접지단자(20) 사이에 병렬로 채널을 접속하고 각 게이트를 제3 및 제4입력노오드(23)(24)에 접속한 N채널 모오스 트랜지스터(45)와 (46)으로 구성되어 있다.The second amplifier 40 connects a channel between the first input node 21 and the nodes 48 and 47, respectively, and the P-channel MOS transistor 41 connects each gate to the node 48. And (42), an N-channel MOS transistor 43 in which a channel is connected between the node 48 and the node 49 and a gate is connected to the second input node 22, and the node 47. An N-channel MOS transistor 44, a node connected to a node 49, and a gate connected to the node 37 of the first amplifier 30, the node 49, and the ground terminal 20. N-channel MOS transistors 45 and 46 in which channels are connected in parallel and each gate is connected to third and fourth input nodes 23 and 24.

상기 제3증폭기(50)는 제1입력노오드(21)와 노오드(58)(57) 사이에 각각 채널을 접속하고 각 게이트를 노오드(58)에 접속한 P채널 모오스 트랜지스터(51)과 (52)와, 노오드(58)과 노오드(59) 사이에 채널을 접속하고 게이트 제2입력 노오드(22)에 접속한 N채널 모오스 트랜지스터(53)와, 노오드(57)와 노오드(59) 사이에 채널을 접속하고 게이트가 상기 제2증폭기(40)의 노오드(47)에 접속된 N채널 모오스 트랜지스터(54)와, 노오드(59)와 접지단자(20) 사이에 병렬로 채널을 접속하고 각 게이트 제3 및 제4입력노오드(23)(24)에 접속한 N채널 모오스 트랜지스터(55)와 (56)으로 구성되어 있다.The third amplifier 50 connects a channel between the first input node 21 and the nodes 58 and 57, respectively, and the P-channel MOS transistor 51 in which each gate is connected to the node 58. And (52), an N-channel MOS transistor 53 connected to a gate between the node 58 and the node 59 and connected to the gate second input node 22, and a node 57 and A channel is connected between the node 59 and a gate is connected between the N-channel MOS transistor 54 connected to the node 47 of the second amplifier 40, between the node 59 and the ground terminal 20. N-channel MOS transistors 55 and 56 connected to the channels in parallel and connected to the gate third and fourth input nodes 23 and 24, respectively.

상기 스위칭수단(60)은 제1입력노오드(21)와 출력노오드(25) 사이에 채널을 접속하고 게이트가 제3증폭기(50)의 노오드(57)에 접속된 N채널 모오스 트랜지스터(61)와 제1입력노오드(21)와 출력노오드(25)사이에 채널을 접속하고 게이트를 제3입력노오드(23)에 접속한 P채널 모오스 트랜지스터 (62)로 구성되어 있다.The switching means 60 connects a channel between the first input node 21 and the output node 25 and has an N-channel MOS transistor having a gate connected to the node 57 of the third amplifier 50. And a P-channel MOS transistor 62 in which a channel is connected between the first input node 21 and the output node 25 and a gate is connected to the third input node 23.

제3a-e도는 제2도 및 제3도의 시간에 따른 입출력 파형도이다.3A through 3E are waveform diagrams of input and output waveforms of FIGS. 2 and 3 according to time.

제3도를 참조하면 (3a도는 칩이 액티브 상태임을 나타내는 액티브 신호를 나타내는 도면이고) 3b도는 입력 전압 Vi와 제1바이어스 전압 V1과 제2바이어스 전압 V2와 백바이어스전압 Vb의 상태를 나타내는 도면이고, 3c도는 상기 3b도의 전압상태에 따라 제1신호발생부와 제2신호발생부와 제3신호발생부에서 발생되는 ø1,ø2,ø3의 신호를 나타내는 도면이고, 3d도는 출력노오드에서 발생되는 출력전압 Vo를 나타낸 도면이며, 3e도의 스위칭 수단에 흐르는 전류를 나타낸 도면이다.Referring to FIG. 3, FIG. 3a is a diagram showing an active signal indicating that the chip is in an active state. FIG. 3c is a view showing the signals of 1, 2, 3 generated by the first signal generator, the second signal generator, and the third signal generator according to the voltage state of FIG. 3b, and FIG. It is a figure which shows the output voltage Vo, and is a figure which shows the electric current which flows through the switching means of 3e degree.

이하 제1도 및 제2도를 제3도의 출력 파형도를 참조하여 상세히 설명한다. 제3b도를 참조하면 입력단자(1)에 입력전압 Vi가 공급되기 시작하여 입력전압이 Vi1 상태가 되면 동일기관상에 형성된 백바이어스 전압발생기로부터 음이 Vb전압을 발생하게 된다. (t1)시간 또한 제1전압발생부(11)와 제2전압발생부(12)로부터 제1바이어스전압 V1과 제2바이어스 전압 V2가 입력전압 Vi를 따라 증가하여 t2의 시간에서 제1바이어스전압 V1과 제2바이어스 전압 V2가 동일해지는 a점(입력전압 Vi2)이 생기게 된다.1 and 2 will be described in detail with reference to the output waveform diagram of FIG. Referring to FIG. 3B, when the input voltage Vi is supplied to the input terminal 1 and the input voltage becomes Vi1, the negative Vb voltage is generated from the back bias voltage generator formed on the same engine. At the time t1, the first bias voltage V1 and the second bias voltage V2 increase from the first voltage generator 11 and the second voltage generator 12 along the input voltage Vi, and thus the first bias voltage at the time t2. There is a point a (input voltage Vi2) at which V1 and the second bias voltage V2 are equal.

3c도를 참조하면 상기 t1시간에 백바이어스 전압이 발생되므로 제1신호발생부(14)는 논리레벨 "로우"에서 "하이"상태로 변환된 신호ø1을 출력한다.Referring to FIG. 3C, since the back bias voltage is generated at the time t1, the first signal generator 14 outputs the signal? 1 converted from the logic level "low" to the "high" state.

t2시간에서부터 제2바이어스 전압 V2가 제1바이어스 전압 V1보다 커지기 시작하므로 비교수단(13)은 제2신호발생부(15)로 논리레벨 "하이"상태를 발생한다. 또한 제2신호발생부(15)는 t1시간에 제1신호발생부(14)로부터 "하이"상태의 ø1신호를 입력하고 t2시간에 비교수단(13)으로부터 "하이"상태의 신호를 입력함과 동시에 논리레벨 "하이"상태의 ø2신호를 발생한다. 제3신호발생부(16)는 t2시간에 제2신호발생부(15)로부터 "하이"상태의 ø2신호를 입력하고 t3시간에 칩이 액티브상태 임을 알리는 액티브신호 øen이 발생하면 øen신호발생과 동시에 논리레벨 상태의 ø3신호를 발생한다. 시간 t0에서 입력전압 Vi와 제1바이어스 전압 V1이 주 레귤레이터(100)에 공급되나 t2시간 이전에서는 제3c도와 같이 ø2와 ø3신호가 "로우"상태이므로 접지와 연결된 N모오스 트랜지스터(35)(36)(45)(46)(55)(56)로 전류가 흐르지 못하므로 각 증폭기의 출력단자와 연결된 트랜지스터를 구동시키지 못하고 스위칭수단(60)의 P모오스 트랜지스터가 턴온 되므로 출력노오드(25)의 전압은 입력노오드(21)에 인가되는 입력전압 Vi를 그대로 따른다.Since the second bias voltage V2 starts to become larger than the first bias voltage V1 from the time t2, the comparison means 13 generates a logic level "high" state to the second signal generator 15. In addition, the second signal generator 15 inputs the ø1 signal of the “high” state from the first signal generator 14 at t1 time and the signal of the “high” state from the comparison means 13 at t2 time. At the same time, a ø2 signal with logic level "high" is generated. The third signal generator 16 inputs the ø2 signal in the " high " state from the second signal generator 15 at t2 time and generates the øen signal when an active signal øen occurs at t3 time indicating that the chip is active. At the same time, the ø3 signal in the logic level is generated. At time t0, the input voltage Vi and the first bias voltage V1 are supplied to the main regulator 100, but before t2 time, since the ø2 and ø3 signals are "low" as shown in FIG. 3c, the N-MOS transistor 35 (36) connected to ground (36). 45 (46) (55) (56) does not flow current, so the transistor connected to the output terminal of each amplifier cannot be driven and the P-MOS transistor of the switching means 60 is turned on so that the output node 25 The voltage follows the input voltage Vi applied to the input node 21 as it is.

이때 출력된 전압이 제1증폭기(30)에 인가되어도 접지와 연결된 상기 N모오스 트랜지스터들이 턴 오프상태이므로 출력전압 Vo는 단지 입력전압 Vi를 따른다.At this time, even when the output voltage is applied to the first amplifier 30, since the N-MOS transistors connected to the ground are turned off, the output voltage Vo merely follows the input voltage Vi.

t2시간에 ø2신호가 "하이"상태가 되면 제1증폭기(30)의 N모오스 트랜지스터(35)가 턴온되어 전류를 흘리게 되고 제1바이어스전압 V1에 의해 턴온상태인 N모오스 트랜지스터(33)를 통해 노오드(38)의 전압이 "로우"상태로 변하여 P모오스 트랜지스터(31)과 (32)를 턴온시켜 제1입력노오드(21)의 전압상태가 제2증폭기(40)로 출력하여 N모오스 트랜지스터(44)를 턴온 시킨다.When the ø2 signal becomes “high” at time t2, the N-MOS transistor 35 of the first amplifier 30 is turned on to flow a current through the N-MOS transistor 33 which is turned on by the first bias voltage V1. The voltage of the node 38 is changed to the "low" state, and the P-MOS transistors 31 and 32 are turned on so that the voltage state of the first input node 21 is output to the second amplifier 40 so that the N-MOS voltage is reduced. The transistor 44 is turned on.

제2증폭기(40)에서 ø2신호에 의해 N모오스 트랜지스터(45)가 턴온되고 제1바이어스 전압 V1에 의해 N모오스 트랜지스터(43)가 턴온상태 이므로 상기 트랜지스터(43)(45)를 통해 전류가 흐른다. 또한 노오드(48)에 게이트가 접속된 P모오스 트랜지스터들(41)(42)도 턴온되므로 노오드(47)의 전압은 상기 제1증폭기(30)의 출력전압에 따라 구동되어 N모오스 트랜지스터(44)에 흐르는 전류에 따라 제3증폭기(50)의 N모오스 트랜지스터(54)의 게이트에 소정 전압 상태를 인가한다. 제3증폭기(50)에서는 ø2신호에 의해 N모오스 트랜지스터(55)가 턴온되고 제1바이어스 전압 V1에 의해 N모오스 트랜지스터(53)가 턴온상태 이므로 상기 트랜지스터(53)(55)를 통해 전류가 흐른다. 또한 노오드(58)에 게이트가 접속된 P모오스 트랜지스터(51)(52)도 턴온되므로 노오드(57)의 전압은 상기 제2증폭기(50)의 출력전압에 따라 구동되어 N모오스 트랜지스터(54)에 흐르는 전류에 따라 스위칭수단(60)의 N모오스 트랜지스터(61)의 게이트에 소정 전압상태를 인가한다.Since the N-MOS transistor 45 is turned on by the? 2 signal in the second amplifier 40 and the N-MOS transistor 43 is turned on by the first bias voltage V1, current flows through the transistors 43 and 45. . In addition, since the P-MOS transistors 41 and 42 having a gate connected to the node 48 are also turned on, the voltage of the node 47 is driven according to the output voltage of the first amplifier 30 so that the N-MOS transistor ( The predetermined voltage state is applied to the gate of the N-MOS transistor 54 of the third amplifier 50 in accordance with the current flowing in 44. In the third amplifier 50, the N-MOS transistor 55 is turned on by the? 2 signal and the current flows through the transistors 53 and 55 because the N-MOS transistor 53 is turned on by the first bias voltage V1. . In addition, since the P-MOS transistors 51 and 52 having a gate connected to the node 58 are also turned on, the voltage of the node 57 is driven in accordance with the output voltage of the second amplifier 50 so that the N-MOS transistor 54 A predetermined voltage state is applied to the gate of the N-MOS transistor 61 of the switching means 60 in accordance with the current flowing in the.

한편 상기 증폭기들(30)(40)(50)에서 ø2신호를 입력으로 하는 N모오스 트랜지스터(35)(45)(55)은 작은 크기의 N모오스 트랜지스터로써 흐르는 전류의 양도 극히 작다. 그러므로 각 증폭단을 거쳐 스위칭수단(60)에 인가되어 N모오스 트랜지스터(61)를 구동하는 능력또한 약하여 N모오스 트랜지스터(61)를 흐르는 전류는 제3e도의 I1전류만큼 흐르게되고 따라서 출력노오드(25)의 전압 Vo는 제3d도와 같이 t2시간의 입력전압을 계속 유지하게 된다.On the other hand, the N-MOS transistors 35, 45 and 55, which input the? 2 signal from the amplifiers 30, 40 and 50, have a very small amount of current flowing through the N-MOS transistors of small size. Therefore, the ability to drive the N-MOS transistor 61 by being applied to the switching means 60 through each amplifier stage is also weak, so that the current flowing through the N-MOS transistor 61 flows by the I1 current in FIG. 3e and thus the output node 25. As shown in FIG.

t3시간에 출력단자(7)에 접속된 부하 즉 칩내의 형성된 회로가 액티브되면 순간적으로 출력노오드(25)의 전압상태는 갑자기 소정상태로 떨어지게 된다. 한편, 부하가 t3시간에 액티브상태가 됨과 동시에 액티브신호 øen이 발생하여 제3신호발생기(16)으로부터 ø3신호를 발생시켜 주 레귤레이터(100)의 제4입력단자(24)에 공급한다.When the load connected to the output terminal 7, i.e., the circuit formed in the chip, is activated at time t3, the voltage state of the output node 25 suddenly drops to a predetermined state. On the other hand, while the load becomes active at time t3, an active signal? En is generated to generate the? 3 signal from the third signal generator 16, and is supplied to the fourth input terminal 24 of the main regulator 100.

이때 각 증폭기의 접지단자(20)와 접속되고 게이트에 ø3신호가 인가되는 N모오스 트랜지스터들(36)(46)(56)이 턴온된다. 상기 N모오스 트랜지스터들(36)(46)(56)은 이들과 도면상에서 병렬로 접속된 N모오스 트랜지스터들(35)(45)(55)보다 큰 크기의 트랜지스터들 이므로 전체회로에서 보다 많은 전류를 흘릴 수 있는 능력을 갖는다. 출력노오드(25)의 전압이 순간적으로 낮아지면 제1증폭기(30)의 N모오스 트랜지스터(34)를 흐르는 전류가 작아져서 노오드(37)는 높은 전압상태가 된다. 또한 노오드(37)과 접속된 제2증폭기(40)의 N모오스 트랜지스터(44)는 많은 전류를 흘르게 되므로 노오드(47)은 낮은 전압상태가 된다. 따라서 노오드(47)과 접속된 제3증폭기(50)의 N모오스 트랜지스터(54)는 적은 전류를 흘리게 되므로 노오드(57)은 높은 전압상태가 되어 스위칭수단(60)의 N모오스 트랜지스터(61)를 통해서 많은 전류(제3e도의 I2전류)를 흘릴 수 있으므로 출력단자(7)에 접속된 부하를 빨리 차아지하여 출력 노오드(25)를 종전의 전압상태로 유지시킨다.At this time, the N-MOS transistors 36, 46 and 56, which are connected to the ground terminal 20 of each amplifier and to which the? Signal is applied to the gate, are turned on. The N-MOS transistors 36, 46, 56 are transistors of a larger size than the N-MOS transistors 35, 45, 55 connected in parallel with them in the drawing, so that more current is drawn in the entire circuit. Has the ability to shed. When the voltage of the output node 25 decreases momentarily, the current flowing through the N-MOS transistor 34 of the first amplifier 30 decreases and the node 37 is brought into a high voltage state. In addition, since the N-MOS transistor 44 of the second amplifier 40 connected to the node 37 flows a large amount of current, the node 47 is in a low voltage state. Accordingly, since the N-MOS transistor 54 of the third amplifier 50 connected to the node 47 flows a small current, the node 57 is brought into a high voltage state so that the N-MOS transistor 61 of the switching means 60 is present. Since a large amount of current (I2 current in FIG. 3e) can be flowed through), the load connected to the output terminal 7 is quickly charged and the output node 25 is maintained at a previous voltage state.

상기 스위칭수단의 모오스 트랜지스터들(61)(62)은 출력노오드(25)에 접속된 칩내부의 회로가 액티브 상태일 때 흐르는 대전류를 드라이버 할 수 있을 만큼 충분히 큰 사이즈(Size)의 소자임을 이 분야의 통상의 지식을 가진자는 쉽게 알 수 있을 것이다.The MOS transistors 61 and 62 of the switching means are elements of a size large enough to drive a large current flowing when the circuit inside the chip connected to the output node 25 is active. Those skilled in the art will readily know.

또한 제3증폭기(50)에 사용된 소자는 뒷단의 스위칭수단(60)을 구동할 수 있는만큼의 전류구동 능력을 갖는 소자이고, 제2증폭기(40)에 사용된 소자는 제3증폭기(50)의 소자를 구동할 수 있을 만큼의 전류구동능력을 갖는 소자이며, 제1증폭기(30)에 사용된 소자는 제2증폭기(40)의 소자를 구동할 수 있을 만큼의 전류 구동능력을 갖는 소자임을 쉽게 알 수 있을 것이다.In addition, the element used in the third amplifier 50 is an element having a current driving capability as much as possible to drive the switching means 60 of the rear end, the element used in the second amplifier 40 is the third amplifier 50 Is a device having a current driving capability to drive the device of (), the device used in the first amplifier 30 is a device having a current driving capability enough to drive the device of the second amplifier 40 It will be easy to see that.

또한 상기 주 레귤레이터 회로에서는 제1증폭기(30)와 뒷단에 2개의 캐스케이드 접속된 증폭기로 구성한 실시예를 보이고 설명하였으나 제1증폭기(30)에 짝수로 다수개의 증폭기를 접속하여도 본 발명의 주 레귤레이터 회로를 구성할 수 있음도 이 분야의 통상의 지식을 가진자가 쉽게 이해 할 수 있는 사실이다.In addition, the main regulator circuit has been shown and described an embodiment consisting of a first amplifier 30 and two cascade-connected amplifiers at the rear end, but even if a plurality of amplifiers are connected in an even number to the first amplifier 30, the main regulator of the present invention. The ability to construct circuits is also easily understood by one of ordinary skill in the art.

상술한 바와 같이 본 발명은 외부입력전압에 의해 발생되는 제1바이어스 전압과 제2바이어스 전압이 동일해지는 시간의 입력전압(Vi2) 이상에서는 소정의 적은양의 전류를 구동할 수 있는 모오스 트랜지스터에 신호를 인가하여 스위칭 수단에 소정의 적은양의 전류를 구동하게 하여 출력노오드에 입력전압 Vi2의 전압상태를 유지하게 하고 출력노오드와 접속된 칩내부의 회로가 액티브되어 칩내부에 많은 전류가 흘러서 순간적으로 출력노오드의 전압이 강하되면 출력노오드의 전압상태를 상기 모오스 트랜지스터에 흐르는 전류보다 더큰 전류구동 능력을 가진 모오스 트랜지스터에 인가하여 스위칭수단에 대전류를 흐르게하고 칩내부 회로에 필요한 전원을 빨리 충분히 차아지하게 하여 출력 노오드점의 전압을 Vi2의 상태에 유지시키므로써 칩내의 짧은 채널을 갖는 반도체 소자에서 발생할 수 있는 문제점을 감소시킬 수 있다.As described above, the present invention provides a signal to a MOS transistor capable of driving a predetermined small amount of current above the input voltage Vi2 at a time when the first bias voltage and the second bias voltage generated by the external input voltage become equal. By applying a small amount of current to the switching means to maintain the voltage state of the input voltage Vi2 at the output node, and the circuit inside the chip connected to the output node is activated, so that a lot of current flows inside the chip. When the voltage of the output node drops instantaneously, the voltage state of the output node is applied to the MOS transistor having a greater current driving capability than the current flowing through the MOS transistor so that a large current flows through the switching means, and the power required for the chip internal circuit is quickly Make it sufficiently charged to keep the voltage at the output node in the state of Vi2, The problem that may occur in a semiconductor device having a silver channel can be reduced.

또한 본 발명은 칩내부에 회로가 동작하지 않는 준비상태(Stand-by상태)에서는 적은양의 전류만 흐르고 칩내의 회로가 액티브 상태일 때 상태에 따라 필요한 전류를 흐르게 함으로써 내부 전원발생기 내부의 전력소모를 감소시키는 이점이 있다.In addition, the present invention allows a small amount of current to flow in the ready state (Stand-by state) in which the circuit does not operate inside the chip, and the required current flows according to the state when the circuit in the chip is active, thereby consuming power inside the internal power generator. There is an advantage to reduce.

또한 본 발명은 레귤레이팅 전압(Vi2) 이하의 외부전원은 그대로 내부 전원으로 사용하고 그 이상에서는 외부의 조작없이 칩내부의 신호에 의해 레귤레이팅한 전원이 사용되어지므로 사용이 간단한 이점이 있다.In addition, the present invention has an advantage that the external power supply below the regulating voltage Vi2 is used as the internal power supply and the power supply regulated by the signal inside the chip is used without any external manipulation.

Claims

In a semiconductor circuit, an input terminal 1 for inputting an external power source applied to an outside of a chip and an active signal supply terminal formed on the same chip and supplying an active signal from a signal generating circuit that generates an active signal when the chip is in an active state (5) and the back bias supply terminal 3 to which the back bias voltage generated in the back bias voltage generator formed on the same chip is supplied, the output terminal 7, and the input terminal are connected to generate the first bias voltage. A first voltage generator 11, a second voltage generator 12 connected to the input terminal 1 to generate a second bias voltage to follow an externally applied voltage, and the first voltage generator 11, a comparison means 13 for comparing the output of the second voltage generator 12 and outputting a predetermined logic state, and connected to the input terminal 1 and the back bias voltage supply terminal 3 Generate the first signal according to the bias voltage Is a moment when the first bias voltage is equal to the first bias voltage by being connected to the first signal generator 14, the input terminal 1, the comparison means 13, and the first signal generator 14; Connected to the second signal generator 15, the input terminal 1, the second signal generator 15 and the active signal supply terminal 5 to generate a second signal, A third signal generator 16 for generating a third signal, the input terminal 1, the first voltage generator 11, the second signal generator 15, and the third signal generator ( 16 is connected to the output terminal 7 and the feedback loop (Feedback Loop) to form an internal power supply clamped to the input voltage above the input voltage at which the first bias voltage and the second bias voltage equal to the output terminal (7) Internal power generator characterized in that it comprises a main regulator (100) generated by.

2. The second input node (22) according to claim 1, wherein the main regulator (100) is connected to the first input node (21) connected to the input terminal (1), and to the second input node (22) connected to the first voltage generator (11). ), A third input node 23 connected to the second signal generator 15, a fourth input node 24 connected to the third signal generator 16, and an output terminal. The output state is connected to the connected output node 25, the input node and the output node, and the output state is changed according to the states of the third and fourth input nodes 23 and 24 and the output node 25. The first amplifier 30 is determined, and connected to each of the input nodes and connected to the output terminal of the first amplifier 30 to output the first amplifier 30 and the third and fourth input nodes ( 23 and 24, the second amplification unit 40 and 50 consisting of 2n amplifiers connected in series whose output state is determined according to the state of the first, and the first input node 21 is connected between the output node 25 Connected to the output of the second amplifier and applied to a third input node The internal power generator according to claim yirueojim the switching means (60) responsive to.

3. The switch according to claim 2, wherein a switching means (60) connects a channel between the first input node (21) and the output node (25) and connects a gate to the output terminal of the second amplifier (50) and the third input furnace. A circuit comprising a MOS transistor (61) (62) capable of driving two large currents connected to an anode (23), respectively.