KR900001521B1 - Interface circuit of keyboard - Google Patents

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KR900001521B1
KR900001521B1 KR1019870002608A KR870002608A KR900001521B1 KR 900001521 B1 KR900001521 B1 KR 900001521B1 KR 1019870002608 A KR1019870002608 A KR 1019870002608A KR 870002608 A KR870002608 A KR 870002608A KR 900001521 B1 KR900001521 B1 KR 900001521B1
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김헌길
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삼성전자 주식회사
한형수
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials

Abstract

The keyboard interface circuit using a counter and TTL instead of a microprocessor transmitting a converted data code of a keyboard includes a selection circuit (30) for transmission speed including latches (23,31) and an up/down counter, and a control circuit (40) which connects to the selection circuit and includes flip-flops (FF1- FF4) so that outputs of binary counters (11,21) are applied to shift registers (12,22).

Description

키보드의 인터페이스 회로Keyboard interface circuit

제1도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 발명 회로도의 각부 파형도.2 is a waveform diagram of each part of the circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 송신회로 20 : 수신회로10: transmitting circuit 20: receiving circuit

30 : 전송속도선택부 40 : 제어회로30: transmission rate selector 40: control circuit

31, 23 : 랫치 11, 21 : 2진 카운터31, 23: latch 11, 21: binary counter

12, 22 : 시프트레지스터 FF1∼FF4: 플립플롭12, 22: shift registers FF 1 to FF 4 : flip flop

N1, N2, N3: 낸드게이트 I1, I2: 인버터N 1 , N 2 , N 3 : NAND gate I 1 , I 2 : Inverter

NO : 노아게이트

Figure kpo00001
: 기록인에이블 신호NO: Noah Gate
Figure kpo00001
: Record enable signal

Figure kpo00002
: 전송속도 발생 인에이블 신호
Figure kpo00002
Baud rate enable signal

Figure kpo00003
: 수신준비 인에이블신호 TXD : 송신데이타
Figure kpo00003
: RX ready enable signal TXD: Transmission data

KYTXRDY : 송신준비 신호 KYRXRDY : 수신준비 신호KYTXRDY: Ready signal for transmission KYRXRDY: Ready signal for reception

본 발명은 키보드의 매트릭스상에 배열된 키 스위치에 해당되는 데이타 코드를 메인 cpu가 처리할 수 있도록 데이타를 변환시키는 키보드의 인터페이스 회로에 관한 것이다.The present invention relates to an interface circuit of a keyboard for converting data so that the main cpu can process data codes corresponding to key switches arranged on a matrix of the keyboard.

통상 키보드라 함은 매트릭스상에 배열된 키 스위치를 접속시킴으로써 키보드 콘트롤러인 마이크로 프로세서가 상기 매트릭스를 스캔(scan)하여 접속된 키 스위치의 데이타 코드를 메인 cpu에 전송하는 것을 말하게 되나 상기 데이타 코드 전송과정에서 데이타 코드는 통상 8∼10비트의 시리얼(serial)데이타로 전송하게 되므로 이를 받아들이는 메인 cpu가 시리얼 데이타를 직접 수신하게 되면 메인 cpu에 많은 무리(burden)를 주게 되므로 시리얼 데이타를 수신하여 페러랠(parallel) 데이타로 바꾸어 메인 cpu에 인가하는 또 다른 마이크로 프로세서(즉 인터페이스)가 필요하게 되는 것이다.In general, a keyboard refers to a microprocessor, which is a keyboard controller, connecting a key switch arranged on a matrix to scan the matrix and transmitting the data code of the connected key switch to a main cpu. In general, the data code is transmitted as serial data of 8 to 10 bits. Therefore, when the main cpu receiving the serial data directly receives the serial data, the data is sent to the main cpu. You will need another microprocessor (or interface) that converts the data to the main cpu.

즉 키보드의 데이타 코드를 메인 cpu에 공급하기 위해서는 시리얼 데이타를 페퍼랠 데이타로 변환시키는 마이크로 프로세서가 필요하게 되나 상기된 마이크로 프로세서를 사용할 때 많은 부분을 사용치 않고 일부분만 사용하게 되고 또한 커스텀 칩(Custom chip)화 하기가 곤란한 것이었다.In other words, in order to supply the data code of the keyboard to the main cpu, a microprocessor for converting serial data into peripheral data is required. It was difficult to chip).

본 발명은 상기와 같은 점을 감안하여 키보드의 데이타 코드를 변환시켜 메인 cpu에 전송시키는 마이크로 프로세서(즉 인터페이스)를 사용하지 않고 카운터 및 TTL 등으로 인터페이스를 구성시킨 것으로써 랫치 및 업다운 카운터로 구성된 전송속도 선택부에 플립플롭으로 구성된 제어부가 연결되게 구성시켜 2진 카운터의 출력이 시프트 레지스터에 인가되는 송수신 회로가 제어되게 구성한 것이다.In view of the above, the present invention configures an interface with a counter and a TTL without using a microprocessor (that is, an interface) that converts a data code of a keyboard and transmits the data code to a main cpu. The control unit configured by the flip-flop is connected to the speed selector to control the transmission / reception circuit to which the output of the binary counter is applied to the shift register.

이와 같은 본 발명을 첨부 도면에 의거 그 구성 및 작용 효과를 상세히 살펴보면 다음과 같다.Looking at the configuration and effect of the present invention as described above in detail as follows.

제1도는 본 발명의 회로도로써 8비트 전송 데이타(D0∼D7) 신호가 인가되고 전송속도 발생 인에이블 신호

Figure kpo00004
가 입력되는 8진 D 타입 투명 랫치(31) 및 동기(synchronous) 8비트 업 다운 카운터(32)로 전송속도 선택부(30)를 구성하여 전송속도 발생 인에이블 신호
Figure kpo00005
가 「L레벨」일때 8비트 전송데이타(D0∼D7)에 의하여 전송 속도가 선택되게 구성하며 송수신 회로(10)(20)가 동시에 구동되는 것을 방지하는 제어회로(40)는 수신데이타(RXD)와 리셋트 신호
Figure kpo00006
및 수신 준비 인에이블 신호
Figure kpo00007
가 인가되는 낸드게이트(N3) 및 플립플롭(FF1∼FF4)으로 구성된다.1 is a circuit diagram of the present invention, the 8-bit transmission data (D 0 ~ D 7 ) signal is applied and the transmission rate generation enable signal
Figure kpo00004
Transfer rate generation enable signal by configuring the transfer rate selector 30 with the octal D type transparent latch 31 and the synchronous 8-bit up-down counter 32 to which the input signal is inputted.
Figure kpo00005
Is set to "L level" so that the transmission speed is selected by 8-bit transmission data (D 0 to D 7 ), and the control circuit 40 for preventing the transmission and reception circuits 10 and 20 from being driven at the same time includes the reception data ( RXD) and reset signal
Figure kpo00006
And receive ready enable signals
Figure kpo00007
Is composed of NAND gates N 3 and flip-flops FF 1 to FF 4 to which are applied.

즉 제어회로(40)는 수신데이타(RXD)와 플립플롭(FF3)의 출력이 인가되는 낸드게이트(N3)의 출력이 플립플롭(FF2)에 인가되게 하고 리셋트 신호

Figure kpo00008
와 수신준비 인에이블 신호
Figure kpo00009
가 클리어단자에 인가되게 플립플롭(FF3)(FF4)을 구성하며 상기 플립플롭(FF2)의 출력은 2진 카운터(21)에 인가되게 구성하고 상기 플립플롭(FF3)(FF4)은 2진 카운터(21)의 출력이 클럭단자에 인가되게 구성하며 플립플롭(FF1)은 업다운 카운터(32)의 출력이 클럭단자에 인가되게 구성한다. 그리고 송신회로(10)는 플립플롭(FF1)의 출력이 노아게이트(NO)를 통하여 2진 카운터(11)의 클럭단자에 인가되고 기록 인에이블 신호
Figure kpo00010
가 인버터(I1)를 통하여 인가되는 2진 카운터(11)의 출력은 인버터(I2)를 통하여 시프트 레지스터(12)의 클럭단자에 인가되며 2진 카운터(11)의 또 다른 출력은 앤드게이트(A1)를 통한 후 노아게이트(NO)에 인가됨과 동시에 송신 준비 신호(KYTXRDY)로 출력되게 구성한다.That is, the control circuit 40 causes the output of the NAND gate N 3 to which the output of the reception data RXD and the flip-flop FF 3 are applied to the flip-flop FF 2 , and the reset signal.
Figure kpo00008
And receive enable signal
Figure kpo00009
Is configured to apply the flip-flop (FF 3 ) (FF 4 ) so that the output of the flip-flop (FF 2 ) is applied to the binary counter 21 and the flip-flop (FF 3 ) (FF 4 ) ) Is configured such that the output of the binary counter 21 is applied to the clock terminal, and flip-flop FF 1 is configured to apply the output of the up-down counter 32 to the clock terminal. In the transmitting circuit 10, the output of the flip-flop FF 1 is applied to the clock terminal of the binary counter 11 through the NOA gate NO, and the write enable signal is applied.
Figure kpo00010
Another output of the inverter (I 1), the binary applied through the output of the counter 11 is applied to the clock terminal of the shift register 12 via the inverter (I 2), a binary counter 11 is the AND gate After (A 1 ) is applied to the noah gate (NO) and configured to be output as a transmission ready signal (KYTXRDY).

또한 수신회로(20)는 플립플롭(FF1)의 출력이 인가되는 앤드게이트(A2)의 출력이 클럭단자에 인가되는 2진 카운터(21)의 출력이 낸드게이트(N1)(N2)와 앤드게이트(A3)를 통한 후 앤드게이트(A2)의 입력측과 플립플롭(FF3)의 입력측 및 플립플롭(FF4)의 클럭단자에 인가되게 구성하며 2진 카운터(21)의 출력이 클럭단자에 인가되고 수신데이타(RXD)가 인가되는 시프트 레지스터(22)의 출력은 수신 준비 인에이블 신호

Figure kpo00011
가 인가되는 랫치(23)를 통한 후 시프트 레지스터(12)에 인가되게 구성한다. 이때 랫치(23)의 출력 또는 8비트 데이터(D0∼D7)가 인가되는 시프트 레지스터(12)는 패러랠 로드(Load) 시프트 레지스터로써 기록 인에이블 신호
Figure kpo00012
가 인가되게 한다.In addition, the receiving circuit 20 outputs the output of the binary counter 21 to which the output of the AND gate A 2 to which the output of the flip-flop FF 1 is applied to the clock terminal is NAND gate N 1 (N 2 ). ) and of the aND gate (a 2), the input side and a flip-flop (FF 3), the input side and a flip-flop (FF 4), the counter 21 is true is to be configured with a clock terminal and two of the post through the aND gate (a 3) The output of the shift register 22 to which the output is applied to the clock terminal and the reception data RXD is applied is a reception ready enable signal.
Figure kpo00011
Is applied to the shift register 12 after the latch 23 is applied. At this time, the shift register 12 to which the output of the latch 23 or the 8-bit data D 0 to D 7 is applied is a write enable signal as a parallel load shift register.
Figure kpo00012
Let is applied.

이와 같이 구성된 본 발명은 키보드의 데이타 코드를 변환시켜 메인 cpu에 공급시켜 주는 기능과 함께 키보드의 데이타 코드 입력이 아닌 외부기기 및 라인 입력 데이타를 변환시켜 메인 cpu에 공급해 주는 기능도 수행하게 되며 이같은 본 발명을 콘트롤 하기 위한 로직 신호는 터미널이나 퍼스널 컴퓨터등에서 세트 업(setup)되어지는 콘트롤에 의하여 키보드를 콘드롤하는 로직 보오드(Logic board)에서 발생시키게 된다.The present invention configured as described above converts the data code of the keyboard and supplies it to the main cpu, and also performs the function of converting the external device and line input data and supplying the main cpu, not the data code input of the keyboard. Logic signals for controlling the invention are generated by logic boards that control the keyboard by controls that are set up in a terminal or personal computer.

이때 키보드를 콘드롤 하는 로직 보오드에서 발생시키는 신호는 수신된 데이타를 기록하게 하는 기록 인에이블 신호

Figure kpo00013
, 송신 준비를 알려 주는 송신준비 신호(KYTXRDY), 전송속도 발생을 가능케 하는 전송 속도 발생 인에이블 신호
Figure kpo00014
, 수신 준비를 알리는 수신준비 신호(KYRXRDY), 리셋트 신호
Figure kpo00015
, 수신 준비를 가능케 하는 수신준비 인에이블 신호
Figure kpo00016
등이 된다.At this time, the signal generated by the logic board controlling the keyboard is a write enable signal for recording the received data.
Figure kpo00013
, A transmission ready signal (KYTXRDY) indicating the transmission ready, and a transmission rate generation enable signal that enables transmission rate generation
Figure kpo00014
, Receive ready signal (KYRXRDY), reset signal indicating ready to receive
Figure kpo00015
Receive-enabled enable signal ready to receive
Figure kpo00016
And so on.

이같은 본 발명에서 전송 속도발생 인에이블 신호

Figure kpo00017
와 8비트 데이타(D0∼D7)가 인가되는 랫치(31)와 동기 8비트 업 다운 카운터(32)로 구성된 전송속도 선택부(30)는 전송 속도발생 인에이블 신호
Figure kpo00018
가 ＂레벨＂상태 신호로 인가되고 8비트 데이타(D0∼D7)가 랫치(31)에 인가되면 동기 8비트 업다운 카운터(32)는 입력 8비트 데이타(D0∼D7)신호에 의하여 업다운 카운트되면서 전송 속도를 조절하게 되며 상기 업 다운 카운터(32)의 출력은 낸드게이트(N3) 및 플립플롭(FF1∼FF4)으로 구성된 제어회로(40)에 인가되어 송, 수신회로(10)(20)를 구동시키게 된다.In the present invention, the transmission rate generation enable signal
Figure kpo00017
And a transmission rate selector 30 composed of a latch 31 to which 8-bit data D 0 to D 7 are applied and a synchronous 8-bit up-down counter 32.
Figure kpo00018
Is applied as a low-level signal and the 8-bit data D 0 to D 7 are applied to the latch 31, the synchronous 8-bit up-down counter 32 is driven by the input 8-bit data D 0 to D 7 signal. The up and down count is controlled to adjust the transmission speed. The output of the up and down counter 32 is applied to the control circuit 40 including the NAND gate N 3 and the flip-flops FF 1 to FF 4 to transmit and receive the circuit. 10) 20 will be driven.

이때 동기 8비트 업 다운 카운터(32)는 8비트의 데이타 입력에 따라 업 또는 다운 카운트로 동작되어지게 된다. 먼저 데이타 송신시의 경우는 송신준비 신호(KYTXRDY)가 송신회로(10)에 인가되고 기록(WRITE) 인에이블 신호

Figure kpo00019
가 「L레벨」상태 신호를 유지하면 인버터(I1)를 통한「H레벨」신호가 2진 카운터(11)에 인가되어 2진 키운터(11)는 구동상태를 유지하게 되며 이때 2진 카운터(11)의 클럭 신호로는 전송 속도 선택부(30)의 업 다운 카운터(32) 출력에 의하여 구동되는 제어회로(40)의 플립플롭(FF1)의 출력단자(
Figure kpo00020
)로 나타나는 출력이 노아게이트(NO)를 통한 후 클럭단자(CLK)에 인가되므로 2진 카운터(11)가 구동하게 된다.At this time, the synchronous 8-bit up-down counter 32 is operated as an up or down count according to the 8-bit data input. First, in the case of data transmission, a transmission ready signal KYTXRDY is applied to the transmission circuit 10 and a write enable signal.
Figure kpo00019
Maintains the "L level" state signal, the "H level" signal through the inverter I 1 is applied to the binary counter 11 so that the binary counter 11 maintains its driving state. As the clock signal of 11, the output terminal of the flip-flop FF 1 of the control circuit 40 driven by the output of the up-down counter 32 of the transmission rate selector 30 (
Figure kpo00020
Since the output represented by) is applied to the clock terminal CLK through the NOA gate NO, the binary counter 11 is driven.

그리고 8비트 데이타 신호(D0∼D7)는 시프트 레지스터(12)에 인가되나 이때 기록 인에이블 신호

Figure kpo00021
가「L레벨」상태로서 시프트 레지스터(12)에 인가되어 있게 되므로 8비트 데이타(D0∼D7)가 시프트 레지스터(12)에 로우드(LOAD)되게 되며 이 과정을 제2도의 파형도를 참고로 상세히 살펴보면 다음과 같다.The 8-bit data signals D 0 to D 7 are applied to the shift register 12, but at this time, the write enable signal.
Figure kpo00021
Is applied to the shift register 12 as the " L level " state, so that 8-bit data D 0 to D 7 are loaded into the shift register 12, and the process shown in FIG. For reference, see in detail as follows.

제2도에서와 같이 기록 인에이블 신호(WRKEY)가 「L레벨」일때에 송신준비 신호(KYTXRDY)는 「L레벨」신호로 디스 에이블되게 되므로 플립플롭(FF1)의 출력이 노아게이트(NO)를 통한 후 2진 카운터(11)의 클럭단자(CLK)에 제2도에서와 같이 인가되게 되어 2진 카운터(11)는 클럭신호가 인가될 때마다 카운트하게 된다.Second transmission ready signal (KYTXRDY) the write enable signal (WRKEY) to the "L level", when, as shown in Figure is the output (NO NOR gate of the flip-flop (FF 1), so to be disabled to "L level" signal And then applied to the clock terminal CLK of the binary counter 11 as shown in FIG. 2 so that the binary counter 11 counts each time a clock signal is applied.

따라서 2진 카운터(11)는 클럭단자(CLK)로 인가되는 클럭신호를 카운트하여 출력단자(Q3)(Q5)(Q7)로는 제2도에서와 같은 펄스를 출력시키게 된다. 그리고 2진 카운터(11)의 출력단자(Q3) 출력은 인버터(I2)에서 반전된 후 패러랠 로우드 시프트 레지스터(12)의 클럭단자(CLK)에 인가되게 되므로 시프트 레지스터(12)에서는 제2도에서와 같은 출력단자(Q3) 출력이 반전되어 인가될 때마다 최초 로우드된 데이타가 시프트되어 송신데이타 신호(TXD)로써 출력되어 진다.Thus the binary counter 11 counts the clock signal applied to the clock terminal (CLK) the output terminal (Q 3) (Q 5) (Q 7) , thereby outputting a pulse as in FIG. 2. Since the output of the output terminal Q 3 of the binary counter 11 is inverted in the inverter I 2 and then applied to the clock terminal CLK of the parallel low-shift register 12, the shift register 12 generates a negative signal. each time the two are applied also to the output terminal (Q 3) output is inverted as in the first row of data is de-shift is outputted as a transmission data signal (TXD).

즉 2진 카운터(11)의 출력단자(Q3)의 첫번째 클럭에 의하여 시프트 레지스터(12)의 데이타「D0」신호가 스타트 비트 신호로써 발생되며 그 다음 클럭이 인가될 때마다 시프트 레지스터(12)에 로우드된 8비트의 데이타가 순차적으로 출력되고 2진 카운터(11)의 출력단자(Q5)(Q7)의 출력 신호가 「H레벨」로 앤드게이트(A1)에 인가될때에 송신준비 신호(KYTXRDY)를 「H레벨」로 만들어 다음 데이타(DATA)가 인가될 수 있게 함과 동시에 앤드게이트(A1)의 출력을 노아게이트(NO)에 인가시켜 2진 카운터(11)에 공급되는 클럭신호(CLK)를 차단시키어 송신을 중지시키게 된다.That is, the data "D 0 " signal of the shift register 12 is generated as a start bit signal by the first clock of the output terminal Q 3 of the binary counter 11, and each time the next clock is applied, the shift register 12 8-bit data is sequentially output and the output signal of the output terminal Q 5 (Q 7 ) of the binary counter 11 is applied to the AND gate A 1 at " H level " By making the transmission ready signal KYTXRDY "H level", the next data DATA can be applied and the output of the AND gate A 1 is applied to the NOA gate NO to the binary counter 11. The transmission is interrupted by blocking the supplied clock signal CLK.

그리고 수신시에는 상기 동작과 역으로 구동되는 것으로 수신된 데이타 신호(RXD)가 제어회로(40)의 플립플롭(FF1)(FF2)를 통하여 2진 카운터(21)의 구동을 제어하게 되고 이때에 수신된 데이타 신호가 시프트 레지스터(22)를 통하여 랫치(23)에 인가되게 된다.At the time of reception, the data signal RXD driven in reverse with the above operation controls the driving of the binary counter 21 through the flip-flop FF 1 and FF 2 of the control circuit 40. At this time, the received data signal is applied to the latch 23 through the shift register 22.

여기서 제어회로(40)의 플립플롭(FF1∼FF4)은 송, 수신회로(10)(20)의 구동을 제어하여 동시에 송수신되는 것을 방지한다.Here, the flip-flops FF 1 to FF 4 of the control circuit 40 control driving of the transmission and reception circuits 10 and 20 to prevent transmission and reception at the same time.

이상에서와 같이 본 발명은 전송속도 선택부로서 입출력되는 데이타의 전송속도를 선택하고 제어회로에 의하여 송수신회로의 구동을 제어하여 2진 카운터의 출력이 시프트 레지스터로 입출력되게 할 수가 있는 것으로 데이타 신호에 의하여 전송속도를 선택할 수 있어 소프트 웨어적으로 제어시킬 수가 있으며 데이타 비트수 및 스톱비트수는 하드웨어적인 TTL의 비트로 셋트시킬 수가 있어 변경이 편리하기 때문에 게이트 어레이나 커스텁 칩화 할때에 제한을 받지 않는 이점이 있는 동시에 전송 속도가 고정될 경우에는 게이트수를 더욱 줄일 수가 있으며 마이크로 프로세서를 사용하지 않고 카운터와 TTL등으로 인터페이스를 구성할 수 있는 것이다.As described above, the present invention allows the output of the binary counter to be inputted and outputted to the shift register by selecting the transmission speed of the input / output data as the transmission speed selector and controlling the driving of the transmission / reception circuit by the control circuit. The transmission speed can be selected to control the software. The number of data bits and the number of stop bits can be set to the bits of the hardware TTL, so it is easy to change, so it is not limited when gated or custom chipd. At the same time, when the transmission rate is fixed, the gate count can be further reduced, and the interface can be configured with a counter and a TTL without using a microprocessor.

Claims (1)

랫치(31) 및 동기 8비트 업다운 카운터(32)로 구성된 전송속도 선택부(30)에 낸드게이트(N3) 및 플립플롭(FF1∼FF4)으로 구성된 제어회로(40)가 연결되게 구성시킨 후 상기 제어회로(40)에서 인버터(I1)(I2) 및 앤드게이트(A1)와 노아게이트(N|6)가 2진 카운터(11)와 연결되어 패러랠 로우드 시프트 레지스터(12)를 제어하게 구성시킨 송신회로(10)를 제어하는 한편 앤드게이트(A2)(A3) 및 낸드게이트(N1)(N|2) 사이에 2진 카운터(21)를 통하여 시프트 레지스터(22)와 랫치(23)가 연결된 수신회로(20)를 제어하게 구성시킨 것을 특징으로 하는 키보드의 인터페이스 회로.The control circuit 40 composed of the NAND gate N 3 and the flip-flops FF 1 to FF 4 is connected to the transmission rate selector 30 including the latch 31 and the synchronous 8-bit up-down counter 32. In the control circuit 40, the inverter I 1 (I 2 ), the AND gate A 1 , and the NOA gate N | 6 are connected to the binary counter 11 so that the parallel low-shift register 12 is connected. ) Is controlled via a binary counter 21 between the AND gate A 2 (A 3 ) and the NAND gate N 1 (N | 2 ) while controlling the transmitting circuit 10 configured to control the shift register ( 22) The interface circuit of the keyboard, characterized in that configured to control the receiving circuit 20 is connected to the latch 23.
KR1019870002608A 1987-03-20 1987-03-20 Interface circuit of keyboard KR900001521B1 (en)

Priority Applications (1)

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KR1019870002608A KR900001521B1 (en) 1987-03-20 1987-03-20 Interface circuit of keyboard

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KR1019870002608A KR900001521B1 (en) 1987-03-20 1987-03-20 Interface circuit of keyboard

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