Claims (8)
어드레스를 제공하는 수단과; 상기 어드레스 제공수단에 접속되어, 소정의 레벨로 세트되는 적어도 하나의 확장핀과, 어드레스데이타 및 확장핀 레벨의 논리연산을 실행하는 수단과, 상기 논리연산 실행수단에 따라 자기 LSI 반도체 칩을 선택 결정하는 수단을 각각이 가진 복수의 LSI 반도체칩을 포함하는 것을 특징으로 하는 확장 시스템.Means for providing an address; At least one expansion pin set to a predetermined level, connected to the address providing means, means for executing logical operations at address data and extended pin levels, and selecting and determining a magnetic LSI semiconductor chip according to the logic operation executing means; And a plurality of LSI semiconductor chips each having a means to do so.
제1항에 있어서, 상기 확장핀을 접지 레벨 또는 전원 전압 레벨중 어느하나의 레벨로 세트되는 것을 특징으로 하는 확장 시스템.2. The expansion system of claim 1, wherein the expansion pin is set to one of a ground level and a power supply voltage level.
제1항에 있어서, 상기 복수의 반도체 칩 각각은 캐쉬 LSI반도체 칩인 것을 특징으로 하는 확장 시스템.The expansion system of claim 1, wherein each of the plurality of semiconductor chips is a cache LSI semiconductor chip.
제3항에 있어서, 상기 캐쉬 LSI 반도체 칩에 대한 캐쉬 디렉토리는 그룹화된 블록을 지정하기 위한 세트 어드레스 필드를 포함하고, 상기 어드레스 공급수단은 세트 어드레스를 제공하는 것을 특징으로 하는 확장시스템.4. The expansion system of claim 3, wherein the cache directory for the cache LSI semiconductor chip includes a set address field for specifying a grouped block, and wherein the address supply means provides a set address.
어드레스 데이타를 출력하기 위한 마이크로 프로세서와 ; 어드레스 데이타를 전송하기 위한 버스와 ; 상기 버스를 통해 상기 마이크로프로세서와 접속되며, 소정의 레벨로 세트되는 적어도 하나의 확장핀과 어드레스 데이타 및 확장된 레벨의 논리 연산을 실행하는 수단과, 상기 논리연산 실행수단에 따라 자기 LSI 반도체칩을 결정하는 수단을 각각이 가진 복수의 LSI 반도체 칩을 포함하는 것을 특징으로 하는 확장 시스템.A microprocessor for outputting address data; A bus for transferring address data; Means for executing at least one expansion pin and address data and an extended level logic operation connected to the microprocessor through the bus, and a magnetic LSI semiconductor chip according to the logic operation execution means. And a plurality of LSI semiconductor chips each having a means for determining.
제5항에 있어서, 상기 확장핀은 접지레벨 또는 전원 전압레벨중 어느 하나의 레벨로 세트되는 것을 특징으로 하는 확장 시스템.6. The expansion system of claim 5, wherein the expansion pin is set to one of a ground level and a power supply voltage level.
제5항에 있어서, 상기 복수의 반도체 칩 각각은 캐쉬 LSI 반도체 칩인 것을 특징으로 하는 확장 시스템.6. The expansion system of claim 5 wherein each of the plurality of semiconductor chips is a cache LSI semiconductor chip.
제7항에 있어서, 상기 캐쉬 LSI 반도체 칩에 대한 캐쉬 디렉토리는 그룹화된 블록을 지정하기 위한 세트 어드레스를 포함하고, 상기 어드레스 공급수단은 세트 어드레스를 제공하는 것을 특징으로 하는 확장 시스템.8. The expansion system of claim 7, wherein the cache directory for the cache LSI semiconductor chip includes a set address for designating a grouped block, and wherein the address supply means provides a set address.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.