KR890001871B1

KR890001871B1 - Address controler

Info

Publication number: KR890001871B1
Application number: KR1019850009987A
Authority: KR
Inventors: 정민형
Original assignee: 삼성전자주식회사; 정재은
Priority date: 1985-12-30
Filing date: 1985-12-30
Publication date: 1989-05-27
Also published as: KR870006785A

Abstract

The circuit controls address lines which read and write the video signal in memory for frame store type high resolution TV. The circuit converts the sequential scanning type video signal input to the digital code and writes to the memory at normal speed and accesses at twice the speed utilizing the clock pulse having twice the speed than the sampling frequency of A/D converter.

Description

Address control circuit

제1도는 본 발명의 블럭도.1 is a block diagram of the present invention.

제2도는 제1도의 순차주사 동기회로를 구체적으로 나타낸 회로도.2 is a circuit diagram showing in detail the sequential scanning synchronization circuit of FIG.

제3도는 클럭주기로본 제1도의 각부 파형도.3 is a waveform diagram of parts of FIG. 1 viewed in a clock cycle.

제4도는 수평 주기로본 제1도의 각부 파형도.4 is a waveform diagram of each part of FIG. 1 in a horizontal period.

제5도는 수직 주기로본 제1도의 각부 파형도.5 is a waveform diagram of each part of FIG. 1 in a vertical period.

제6도는 수평 주기로본 제2도의 각부 파형도.6 is a waveform diagram of parts of FIG. 2 viewed in a horizontal period.

제7도는 수직 주기로본 제2도의 각부 파형도.7 is a waveform diagram of parts of FIG. 2 viewed in a vertical period.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

DV1~DV3, DV11~DV16 : 분주회로 ADG1, ADG2 : 어드레스 발생기DV1 to DV3, DV11 to DV16: Division circuit ADG1, ADG2: Address generator

DF1, DF2 : 디플립플롭 FF1, FF2 : 플립플롭DF1, DF2: Flip-flop FF1, FF2: Flip-flop

BUF1, BUF2 : 버퍼 MUX1, MUX2 : 멀티플렉서BUF1, BUF2: Buffer MUX1, MUX2: Multiplexer

SYG : 동기신호 발생기 NO1, NO2 : 노아게이트SYG: Sync signal generator NO1, NO2: Noah gate

본 발명은 계원주사된 영상신호를 받아서 프레임 스토어(FRAME STORE)에 의해 순차주사로 변환해주는 고해상소 TV에 관한 것으로, 특히 메모리에 영상신호를 기억시키고 이를 다시 읽어내는 데 필요한 각각 어드레스 라인(Line)를 제어하는 어드레스 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a high resolution TV that receives field-scanned video signals and converts them into sequential scans by a frame store. In particular, each address line is required to store and read back video signals in a memory. An address control circuit for controlling

일반적으로 고해상도의 TV를 구성하는 방법으로서, 순차주사에 의한 방법이 검토되고 있는데, 이의 구체적예로서 프레임스토어 방식과 라인(Line)인터플레이션(Interplation)방식이 있다.In general, a method of sequential scanning has been considered as a method of constructing a high-definition TV, and specific examples thereof include a frame store method and a line interflation method.

이 방식의 공통적특징은 비월주사방식의 영상신호 입력을 디지탈화하여 이를 정상속도로 기억소자에 기입하고, 이를 독출할시 2배속도로 읽어낸다는 점이다.The common feature of this method is that it digitalizes the interlaced video signal input and writes it to the memory device at normal speed, and reads it at double speed when read out.

따라서 비월주사 영상신호를 순차주사 영상신호로 변환하는 과정에서 가장 중요한 것을 데이타를 정상속도로 메로리에 넣고, 이를 2배속도로 읽어내기 위해 메모리 어드레스를 제어하는 방법으로서 종래의 소프트웨어에의해 처리하므로 별도의 이를 위한 프로그램이 필요되며 처리속도가 저하되는 결점이 있다.Therefore, the most important thing in the process of converting interlaced video signal into sequential scan video signal is to insert data into memory at normal speed and control memory address to read it at double speed. A program is needed for this purpose and there is a drawback of slowing down the processing speed.

따라서 본 발명의 목적은 프레임 스토어 방삭의 순차주사 회로에서 영상신호의 데이타를 메모리에 저장하는 속도보다 2배속도로 메모리에 저장된 데이터를 읽어내는 순차주사 회로용 어드레스 제어회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide an address control circuit for a sequential scanning circuit that reads data stored in the memory at twice the speed of storing the data of the image signal in the memory in the sequential scanning circuit of frame store scanning.

이하, 첨부된 도면에 의거 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 블럭도로서, 분주회로(DV1DV2)는 아날로그/디지탈 컨버터(이하A/D컨버터라고 한다)의 샘플링(Sampling)주파수의 두배속도를 갖는 클럭펄스(CLK1)가 입력되어서 분주된 펄스를 출력하고 분주회로(DV3)는 분주회로(DV2)에서 분주된펄스가 입력되고, 어드레스 발생기(ADG1)는 분주회로(DV1)에서 분주된 펄스로 동기되어서 라이트(write)용 어드레스(ADDR1)를 출력하고, 어드레스 발생기(ADG2)는 클럭펄스(CLK1)로 동기되어서 리드(Read)용 어드레스(ADDR2)를 출력하고, 플립플롭(FF1~FF2)은 각각 분주회로(DV2~DV3)에서 분주된 펄스에 의해 동기되어서 동기신호 발생기(SYG)와 버터(BUF-1~BUF2) 및 멀티플렉서(MUX1~UMX4)를 제어하고, 동기신호 발생기(SYG)는 플립플롭(FF1~FF2)의 출력단자(Q1~Q2)를 거친 출력펄스로 동기되며, 순차주사 영상신호의 수평도기펄스(H')와 순차주사 영상신호의 수직동기펄스(V')와 순차주사 복합동기신호(CS) 및 순차주사 복합 블랭킹신호(CB)를 발생시키고, 버퍼(BUF1~BUF2)는 플립플롭(FF1)의 출력단자(Q1, Q1)에서 출력되는 펄스와 인가되어 동기되고 어드레스 발생기(ADG2)에서 출력된 라드용 어드레스(ADDR2)를 일시 저장하고, 멀티플렉서(MUX1~MUX4)는 어드레스 발생기(ADG1)에서 출력되는 라이트용 어드레스(ADDR1)와 플립플롭(FF2)의 출력단자(Q2, Q2)에서 출력되는 펄스와 버퍼(BUF1~BUF2)에서 출력되는 리드용 어드레스(ADDR2)를 입력하여서 출력되는 어드레스를 제어한다.1 is a block diagram of the present invention, in which the frequency divider circuit DV1 DV2 is divided by inputting a clock pulse CLK1 having a double speed of the sampling frequency of an analog / digital converter (hereinafter referred to as an A / D converter). The pulse is output and the divided circuit DV3 receives the pulse divided by the divider circuit DV2, and the address generator ADG1 is synchronized with the pulse divided by the divider circuit DV1 to write the address ADDR1 for writing. The address generator ADG2 is synchronized with the clock pulse CLK1 to output the read address ADDR2, and the flip-flops FF1 to FF2 are respectively divided by the division circuits DV2 to DV3. Synchronized by a pulse to control the synchronization signal generator SYG, the butters BUF-1 to BUF2, and the multiplexers MUX1 to UMX4, and the synchronization signal generator SYG outputs Q1 of the flip-flops FF1 to FF2. Synchronous with the output pulse passed through ~ Q2), and the horizontal ceramic pulse (H ') and the progressive scan zero A vertical synchronization pulse V 'of the signal, a sequential scanning compound synchronous signal CS, and a sequential scanning compound blanking signal CB are generated, and the buffers BUF1 to BUF2 are output terminals Q1 and Q1 of the flip-flop FF1. ) Temporarily stores the RAD address ADDR2 outputted from the address generator ADG2 in synchronization with the pulse output from the pulse generator, and the multiplexers MUX1 to MUX4 output the write address ADDR1 output from the address generator ADG1. And the pulses output from the output terminals Q2 and Q2 of the flip-flop FF2 and the read address ADDR2 output from the buffers BUF1 to BUF2 are input to control the address output.

제2도는 순차주사 동기 발행회로도로서, 분주회로(DV11~DV13)는 A/D컨버터의 샘플링 주파수의 두배속도를 갖는 클럭펄스(CLK1)와 인가되고, 디플립플롭(DF1)은 분주회로(DV11)에서 분주된 펄스를 입력하고 분주회로(DV12)의 출력펄스로 동기되고, 디플립플롭(DF2)은 분주회로(DV11)에서 분주된 펄스를 입력하고 분주회로(DV13)의 출력펄스로 동기되고, 분주회로(DV14~DV16)는 디플립플롭(DF1)의 출력단자(Q1)이 각각 연결되고, 디플립플롭(DF3)은 분주회로(DV14)에서 분주된 펄스를 입력하고 분주회로(DV15)의 출력펄스로 동기되고, 디플립플롭(DF4)은 분주회로(DV14)의 출력펄스를 입력하고 분주회로(DV16)의 출력펄스로 동기되고 노아게이트(NO1~NO2)는 디플립플롭(DF1)(DF3)의 출력과 디플립플롭(DF2)(DF4)의 출력을 각각 입력하여 출력시키는 회로도이다.2 is a sequential scanning synchronization issuing circuit diagram, in which the dividing circuits DV11 to DV13 are applied with a clock pulse CLK1 having a double speed of the sampling frequency of the A / D converter, and the flip-flop DF1 is a dividing circuit DV11. The pulses divided in () are inputted and synchronized with the output pulses of the division circuit DV12, and the flip-flop DF2 is inputted with the pulses divided in the division circuit DV11 and synchronized with the output pulses of the division circuit DV13. The output circuits Q1 of the flip-flop DF1 are connected to the frequency division circuits DV14 to DV16, respectively, and the flip-flop DF3 inputs the pulses divided by the frequency division circuit DV14 and the frequency division circuit DV15. The flip-flop DF4 is inputted to the output pulse of the divider circuit DV14 and synchronized with the output pulse of the divider circuit DV16, and the no-gates NO1 to NO2 are deflected flop DF1. A circuit diagram for inputting and outputting the output of the DF3 and the outputs of the flip-flop DF2 and DF4, respectively.

제3도는 클럭펄스(CLK1)의 주기로 본 제1도의 각부 파형도로서, 분주회로(DV1)에서 출력되어 어드레스 발생기(ADG1)에 인가되는 클럭펄스(CLK2)와 어드레스 발생기 (ADG1~ADG2)에서 출력되는 어드레스 사이클(ADDR1~ADDR2)을 나타낸 파형도이다.FIG. 3 is a waveform diagram of each part of FIG. 1 viewed in a cycle of the clock pulse CLK1, and is output from the clock pulse CLK2 and the address generators ADG1 to ADG2 that are output from the division circuit DV1 and applied to the address generator ADG1. This is a waveform diagram showing the address cycles ADDR1 to ADDR2.

제4도는 수평주기로 본 제2도의 각부 파형도로서, 분주회로(DV2)에서 출력된 펄스(CLK3)에 따라 플립플롭(FF1)의 출력단자(Q1, Q1)의 출력펄스와, 비월주사와 순차주사 영상신호의 수평동기펄스(H, H')를 나타낸 펄스파형도이다.FIG. 4 is a waveform diagram of each part of FIG. 2 viewed in a horizontal period, and the output pulses of the output terminals Q1 and Q1 of the flip-flop FF1, the interlaced scan, and the sequential scans in accordance with the pulse CLK3 output from the division circuit DV2. This is a pulse waveform diagram showing the horizontal synchronization pulses H and H 'of the scanned video signal.

제5도는 수직주기로 본 제1도의 각부 파형도로서, 분주회로(DV3)에서 출력된 펄스(CLK4)에 따라 플립플롭(FF2)의 출력단자(Q2, Q2)의 출력펄스와, 비월주사와 순차주사 영상신호의 수직동기펄스(V, V')를 나타낸 파형도이다.FIG. 5 is a waveform diagram of each part of FIG. 1 viewed in the vertical period, and the output pulses of the output terminals Q2 and Q2 of the flip-flop FF2, the interlaced scan and the sequential pulses according to the pulse CLK4 output from the division circuit DV3. This is a waveform diagram showing vertical synchronization pulses (V, V ') of a scanned video signal.

제6도는 수평주기로 본 제2도의 각부 파형도로서, 분주회로(DV12~DV13)에서 출력된 펄스(CK1~CK2)에 따라 디플립플롭(DF1~DF2)의 입력단자(D1, D2)와 출력단자(Q1, Q2)에 인가되는 펄스 파도형이다.FIG. 6 is a waveform diagram of each part of FIG. 2 viewed in a horizontal period, and the input terminals D1 and D2 and the outputs of the flip-flops DF1 to DF2 according to the pulses CK1 to CK2 output from the division circuits DV12 to DV13. It is a pulse wave pattern applied to the terminals Q1 and Q2.

제7도는 수직주기로 본 제2도의 각부 파형도로서, 분주회로(DV15~DV16)에서 출력된 펄스(CK3~CK4)에 따라 디플립플롭(DF3~DF4)의 입력단자(D3, D4)에서입력되는 펄스와 출력단자(Q3~Q4)에서 출력되는 펄스 및 순차주사 복합동기 신호(CS)와 순차주사 복합 블랭킹신호(CB)를 나타낸 펄스 파형도이다.FIG. 7 is a waveform diagram of each part of FIG. 2 viewed in the vertical period, and is input from the input terminals D3 and D4 of the flip-flops DF3 to DF4 according to the pulses CK3 to CK4 output from the division circuits DV15 to DV16. Fig. 1 shows pulse waveforms showing pulses to be outputted, pulses output from the output terminals Q3 to Q4, sequential scanning combined synchronization signal CS, and sequential scanning combined blanking signal CB.

다음은 본 발명의 동작에 따른 제1도의 각부파형도(제3도)와 수평 및 수직주기로 본 각부 파형도를 참조하여 회로동작을 설명한 것이다.Next, the circuit operation will be described with reference to the angular waveform diagram (Fig. 3) of FIG. 1 according to the operation of the present invention and the angular waveform diagrams viewed in horizontal and vertical periods.

A/D컨버터의 샘플링 주파수의 두배속도를 갖는 클럭펄스(CLK1)가 분주회로(DV1)를 경유하여 샘플링 주파수 속도로 분주된 펄스를 어드레스 발생기(ADG1)의 동기단자(CLK2)에 인가되고, 어드레스 발생기(ADG1)에 순차주사 영상신호의 수평동기펄스(H)와 비월주사 영상신호의 수직동기 펄스(V)가 입력된다. 그리고 어드레스 발생기(ADG1)에 인가된 동기펄스(CLK2)는 라이트(write)용 어드레스(ADDR1)를 출력시켜서 멀티플렉서(MUX1~MUX4)의 입력단자(A1~A4)에 각각 입력된다.A clock pulse CLK1 having twice the sampling frequency of the A / D converter is applied to the synchronization terminal CLK2 of the address generator ADG1 by applying a pulse divided at the sampling frequency speed via the frequency divider circuit DV1. The horizontal synchronization pulse H of the progressive scan video signal and the vertical synchronization pulse V of the interlaced scan video signal are input to the generator ADG1. The sync pulse CLK2 applied to the address generator ADG1 outputs the write address ADDR1 and is input to the input terminals A1 to A4 of the multiplexers MUX1 to MUX4, respectively.

샘플링 주파수의 두배속도를 갖는 클럭펄스(CLK1)가 어드레스 발생기(ADG2)의 동기단자에 인가되고, 어드레스 발생기(ADG2)에 순차주사 영상신호의 수평동기 펄스(H')가 입력된다. 그리고 어드레스 발생기(ADG2)에 인가된 동기펄스는 리드(Read)용 어드레스를 출력시켜서 버퍼(BUF1~BUF2)에 일시 입력하고, 버퍼(BUF1~BUF2)의 동기단자(EN1~EN2)에 펄스가 동기될때 버퍼(BUF1)에서 출력된 어드레스는 멀티플렉서(MUX1~MUX2)의 입력단자(B3)(B3)에 입력되고 버퍼(BUF2)에서 출력된 어드레스는 멀티플렉서(MUX2)(MUX4)의 입력단자(B2)(B4)에 입력된다.A clock pulse CLK1 having a double speed of the sampling frequency is applied to the synchronization terminal of the address generator ADG2, and the horizontal synchronization pulse H 'of the progressive scan video signal is input to the address generator ADG2. The synchronous pulse applied to the address generator ADG2 outputs a read address and is temporarily input to the buffers BUF1 to BUF2, and the pulses are synchronized to the synchronization terminals EN1 to EN2 of the buffers BUF1 to BUF2. The address output from the buffer BUF1 is input to the input terminals B3 and B3 of the multiplexers MUX1 to MUX2, and the address output from the buffer BUF2 is the input terminal B2 of the multiplexer MUX2 and MUX4. It is input to (B4).

한편, 샘플링 주파수의 두배속도를 갖는 클럭펄스(CLK1)가 분주회로(DV2)를 거쳐서 분주된 출력은 플립플롭(FF1)의 동기단자(CLK3)에 인가되어 플립플롭(FF1)의 출력단자(Q1)에서 출력되는 펄스는 동기신호 발생기(SYG)와 버퍼(BUF1)의 동기단자(EN1)에 인가되고 플립플롭(FF1)의 출력단자(Q1)는 버퍼(BUF2)의 동기단자(EN)에 연결된다. 분주회로(DV2~DV3)를 거쳐서 분주된 출력은 플립플롭(FF2)의 동기단자(CLK4)에 인가되어, 플립플롭(FF2)의 출력단자(Q2)에서 출력되는 펄스는 동기신호 발생기(SYG)와 멀티플렉서(MUX1~MUX4)의 셀렉터단자(S1~S2)에 인가되고 플립플롭(FF2)의 출력단자(Q2)에서 출력되는 펄스는 멀티플렉서(MUX3~MUX4)의 셀렉터단자에 인가된다. 그러므로 멀터플렉서(MUX-1~MUX4)의 셀렉터단자(S1~S4)에 입력되는 펄스신호에 따라 멀티플렉서(MUX1~MUX4)의 동작이 선택되어서 영상신호 데이터를 기억부에 저장할때는 라이트용 어드레스(ADDR1)가 출력되고 영상신호 데이터를 읽을때는 기억부에 있는 데이터를 읽을 리드용 어드레스(ADDR2)가 출력된다.On the other hand, the output divided by the clock pulse CLK1 having the double frequency of the sampling frequency via the divider circuit DV2 is applied to the synchronous terminal CLK3 of the flip-flop FF1 to output the output terminal Q1 of the flip-flop FF1. ) Is output to the synchronization signal generator SYG and the synchronization terminal EN1 of the buffer BUF1, and the output terminal Q1 of the flip-flop FF1 is connected to the synchronization terminal EN of the buffer BUF2. do. The output divided through the division circuits DV2 to DV3 is applied to the synchronous terminal CLK4 of the flip-flop FF2, and the pulse output from the output terminal Q2 of the flip-flop FF2 is the synchronous signal generator SYG. And a pulse applied to the selector terminals S1 to S2 of the multiplexers MUX1 to MUX4 and output from the output terminal Q2 of the flip-flop FF2 to the selector terminals of the multiplexers MUX3 to MUX4. Therefore, when the operation of the multiplexers MUX1 to MUX4 is selected according to the pulse signal input to the selector terminals S1 to S4 of the multiplier MUX-1 to MUX4, and the image signal data is stored in the memory, the write address ( When ADDR1) is output and the video signal data is read out, a read address ADDR2 for reading data in the storage section is output.

이와같은 어드레스 발생기(ADG1)에서 출력되는 리이드용 어드레스(ADDR1)를 멀티플플렉서(MUX-1~MUX4)의 입력단자(A1~A4)에 입력되게하고, 어드레스 발생기(ADG2)에에서 출력되는 리드용 어드레스(ADDR2)는 버퍼(BUF1~BUF2)를 통해 각각 기수필드(field)메모리(MEM1)(MEM3)와 우수필드 메모리(MEM2)(MEM4)에 인가되도록 어드레스 멀티플렉서(MUX1~MUX4)의 입력단자(B1~B4)에 입력되게 한다.The lead address ADDR1 output from the address generator ADG1 is input to the input terminals A1 to A4 of the multiplexers MUX-1 to MUX4, and is read out from the address generator ADG2. The address ADDR2 is input to the address multiplexers MUX1 to MUX4 so as to be applied to the odd field memory MEM1 and MEM3 and even field memory MEM2 and MEM4, respectively, via the buffers BUF1 to BUF2. Let it be entered in (B1 ~ B4).

상기상태에서 기수번째 프레임(FRAME)의 비월주사가 행해지는 시간

동안 플립플롭(FF2)의 출력단자(Q2, Q2)에서 출력되는 펄스가 멀티플렉서(MUX1~MUX4)의 셀렉터단자(S1~S2)에 "0"의 펄스가 인가되고 셀렉터단자(S3~S4)에는 "1"의 펄스가 인가되어 라이트용 어드레스(ADDR1)는 멀티플렉서(MUX1~MUX2)의 출력단자 (Y1~Y2)에 출력되고 리드용 어드레스(ADDR2)는 멀티플렉서(MUX-3~MUX4)의 출력단자(Y3~Y4)에 출력된다. 그리고 분주회로(DV1~DV2)를 거친 펄스는 플립플롭(FF1)의 동기단자(CLK3)에 입력되어서 플립플롭(FF1)의 동기단자(CLK3)에 입력되어서(FF1)의 출력단자(Q1, Q1)를 통해서 출력되고 출력된 펄스는 버퍼(BUF1~BUF2)의 동기단자(EN1~EN2)에 각각 입력되어서 짧은주기(31·78 US)로 "1"과 "0"을 반복하므로 기수 및 우수 필드 영상신호가 번갈아 출력되어 메모리(MEM1~MEM4)의 출력데이터를 아날로그 변환하면 순차주사 영상신호가 만들어진다.Time at which interlaced scanning of the odd frame FRAME is performed in this state

Pulses output from the output terminals Q2 and Q2 of the flip-flop FF2 are applied to the selector terminals S1 to S2 of the multiplexers MUX1 to MUX4, and a pulse of "0" is applied to the selector terminals S3 to S4. A pulse of "1" is applied so that the write address ADDR1 is output to the output terminals Y1 to Y2 of the multiplexers MUX1 to MUX2, and the read address ADDR2 is the output terminal of the multiplexers MUX-3 to MUX4. It is output to (Y3 to Y4). The pulses that have passed through the division circuits DV1 to DV2 are input to the synchronous terminal CLK3 of the flip-flop FF1, and are input to the synchronous terminal CLK3 of the flip-flop FF1, and thus output terminals Q1 and Q1 of the FF1. The pulses outputted through the) and the outputted pulses are input to the synchronization terminals EN1 to EN2 of the buffers BUF1 to BUF2, respectively, and repeat "1" and "0" in a short period (31 · 78 US), so that the odd and even fields When video signals are alternately outputted, analog conversion of the output data of the memories MEM1 to MEM4 produces sequential scanning video signals.

그러나우수번째 프레임의 비월주사가 행해는 시간

동안 멀티플렉서(MUX1~MUX4)의 셀렉트단자(S1~S2)에 "1"의 펄스가 인가되고 셀렉터단자(S3~S4)에는 "0"의 펄스가 인가되어 라이트용 어드레스(ADDR1)는 멀티플렉서(MUX3~MUX4)의 출력단자(Y3~Y4)에 출력되고 리드용 어드레스(ADDR2)은 멀티플렉서(MUX1~MUX2)의 출력단자(Y1~Y2)에 출력된다.But the time when the interlaced shot of the superior frame is performed

While a pulse of "1" is applied to select terminals S1 to S2 of the multiplexers MUX1 to MUX4, a pulse of "0" is applied to the selector terminals S3 to S4, so that the write address ADDR1 is the multiplexer (MUX3). The output address ADDR2 is output to the output terminals Y1 to Y2 of the multiplexers MUX1 to MUX2.

상술한 바와같이 본 발명에 의햐먼 비월주사 방식의 영상신호 입력을 디지탈화하여 이를 정상속도로 기억소자에 기입하고, 이를 독출할때는 2배속도로 읽어낼 수 있는 장점이 있다.As described above, the digital interlaced video signal input according to the present invention is digitalized and written to the memory device at a normal speed, and when read out, the data signal is read at a double speed.

Claims

A divider circuit DV1 to DV2 for inputting and dividing a clock pulse CLK1 having twice the sampling frequency of the A / D converter, and a divider circuit DV3 for inputting a divided pulse passed through the divider circuit DV2; And the address generator ADG1 which is synchronized with the pulse CLK2 divided by the division circuit DV1 and inputs the horizontal H and vertical synchronization pulses V of the interlaced video signal to generate the write address ADDR1. Is synchronized with the clock pulse CLK1 and inputs the horizontal synchronization pulse H 'of the progressive scan video signal to generate the read address ADDR2, and is divided by the fractional circuits DV2 to DV3. The flip addresses FF1 to FF2 that are synchronized by the respective pulses CLK3 to CLK4 and the read addresses that are output by the address generator ADG2 and synchronized by the output terminals Q1 and Q1 of the flip-flop FF1. In the buffers BUF1 to BUF2 to temporarily store ADDR2) and the address generator ADG1, The multiplexer MUX1 to MUX4 includes the write address ADDR1 to be output, the read address ADDR2 to be output via the pulses output from the output terminals Q2 and Q2 of the flip-flop FF2 and the buffers BUF1 to BUF2. Multiplexer (MUX1 to MUX4) for selecting the memory (MEM1 to MEM4) by connecting to the write address input terminals A1 to A4, selector terminals S1 to S4, and read address input terminals B1 to B4, respectively. And an address control circuit configured to control the address line.

2. The frequency-dividing circuit (DV11) according to claim 1, wherein the synchronizing signal generator (SYG) inputs and distributes the divided pulses (DV11 to DV13) and the output pulses of the division circuit (DV11). A deflip-flop DF1 for outputting the horizontal synchronizing pulse H 'of the progressive scan association signal through the output terminal Q3 of the deflip-flop DF1 in synchronization with the output pulse CK1 and the division circuit DV11. Is divided into a deflip-flop DF2 synchronized with the output pulse CK2 of the division circuit DV13 and a pulse input output from the output terminal Q1 of the deflip-flop DF1. The output pulses of the circuits DV14 to DV16 and the divider circuit DV14 are input and sequentially scanned through the output terminal Q3 of the flip-flop DF3 in synchronization with the output pulse CK3 of the divider circuit DV15. The de-flop flop DF3 for outputting the vertical synchronization pulse V 'of the video signal, and the output pulse of the frequency divider circuit DV14 are input, and the output pulse CK4 of the frequency divider circuit DV16 is input. Noa gate (NO1) for synchronizing deflip-flop (DF4) and outputting sequential scanning compound synchronization signal (CS) by inputting pulses output from output terminals (Q1) (Q3) of the de-flop flops (DF1) (DF3). ) And a noar gate (NO2) for inputting a pulse output from the output terminals (Q2) Q4 of the flip-flop (DF2) (DF4) and outputting the sequential scanning compound blanking signal (CB). Address control circuit.