Claims (3)
게이트회로에 있어서, 제1인버어터와, 상기 인버어터회로의 출력 노오드점(22)와 노오드점(23) 사이에는 소오스 또는 드레인이 접속된 트랜지스터(16)와, 상기 제1인버어터회로의 입력과 상기 노오드점(23)의 사이에 소오스 또는 드레인이 접속된 트랜지스터(15)와, 상기 노오드점(23)에 입력이 접속된 제2인버어터와, 상기 제2인버어터의 출력 노오드점(24)와 출력단자(25)사이에 소오스 및 드레인이 접속된 트랜지스터(20)와, 상기 노오드점(23)와 출력단자(25)사이에 소오스 및 드레인이 접속된 트랜지스터(19)를 구비하여 상기 트랜지스터들(15)(16)(19)(20)의 게이트를 데이터 입력단자로하며 상기 제1인버어터의 입력단자(21)를 논리"0" 또는 논리"1"로하여 익스클루시브 오아 또는 익스클루시브 노아동작을 함을 특징으로 하는 회로.In the gate circuit, a transistor 16 having a source or a drain connected between a first inverter, an output node point 22 and a node point 23 of the inverter circuit, and the first inverter circuit. A transistor 15 having a source or a drain connected between the input of the node and the node 23, a second inverter connected to an input of the node 23, and an output of the second inverter. A transistor 20 having a source and a drain connected between the node 24 and the output terminal 25, and a transistor 19 having a source and a drain connected between the node 23 and the output terminal 25; And the gate of the transistors 15, 16, 19 and 20 as data input terminals, and the input terminal 21 of the first inverter as logic " 0 " or logic " 1 " A circuit characterized by an exclusive or exclusive noah operation.
패리티 검출회로에 있어서, 제1인버어터(31a)와 직렬접속된 모오스트랜지스터(16a)와 상기 직렬접속에 병렬접속된 모오스트랜지스터(15a)와, 상기 병렬접속된 출력노오드점과 제2인버어터(32a) 및 모오스 트랜지스터(20a)가 직렬 접속되고 상기 노오드점과 상기 모오스트랜지스터(20a)의 출력단자(25a)와의 사이에 병렬로 접속된 모오스 트랜지스터(19a)로 구성된 게이트회로를 직렬로 접속하여 상기 제1인버어터(31a)의 입력을 논리"0"또는 논리"1"로 함으로써 기수 패리티 검출 또는 우수패리티 검출을 함을 특징으로 하는 회로.A parity detection circuit comprising: a MOS transistor 16a connected in series with a first inverter 31a, a MOS transistor 15a connected in parallel with the serial connection, the output node point and a second inverter connected in parallel. 32a and MOS transistor 20a are connected in series, and a gate circuit composed of MOS transistor 19a connected in parallel between the node and the output terminal 25a of the MOS transistor 20a is connected in series. Wherein the input of the first inverter (31a) is logic " 0 " or logic " 1 " to perform odd parity detection or even parity detection.
4비트 패리티 검출회로에 있어서, 제1인버어터(31a)와 직렬접속된 제3게이트회로(100a)와, 상기 직렬접속에 병렬로 접속된 모오스 트랜지스터(15a)로 구성된 제3게이트회로(100a)와, 제2인버어터(31b)와 직렬 접속된 모오스트랜지스터(16b)와 상기 직렬접속에 병렬로 접속된 모오스 트랜지스터(15b)로 구성된 제4게이트회로(100b)와, 상기 제3게이트회로(100a) 및 제4게이트회로(100b)의 출력을 입력하는 익스클루시브 오아게이트회로(200)를 구비하여 상기 제1인버어터(31a) 및 제2인버어터(31b)의 입력을 조정하여 제3게이트회로(100a) 및 제4게이트회로(100b)를 모구 익스클루시브 오아 또는 익스클루시브 노아동작을하여 4비트 기수패리티 검출을 하며 상기 제3게이트회로(100a) 또는 제4게이트회로(100b)중 하나를 익스클루시브 오아로 하고 나머지를 익스클루시브 노아로 하도록 상기 제1인버어터(31a)와 제2인버어터(31b)의 입력을 조정하여 4비트 우수패리티 검출을 함을 특징으로 하는 회로.In a 4-bit parity detection circuit, a third gate circuit 100a comprising a third gate circuit 100a connected in series with the first inverter 31a and a MOS transistor 15a connected in parallel with the series connection. And a fourth gate circuit 100b including a MOS transistor 16b connected in series with the second inverter 31b and a MOS transistor 15b connected in parallel with the series connection, and the third gate circuit 100a. ) And an exclusive or gate circuit 200 for inputting the output of the fourth gate circuit 100b to adjust the inputs of the first inverter 31a and the second inverter 31b to control the third gate. The circuit 100a and the fourth gate circuit 100b are operated with a mock exclusive or exclusive noa operation to detect 4-bit odd parity, and among the third gate circuit 100a or the fourth gate circuit 100b. Let one be an exclusive ora and the other an exclusive quinoa. Lock the first inverter eoteo (31a) and a second inverter to adjust the input of eoteo (31b) circuit which is characterized in that a 4-bit parity detection excellent.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.