KR880000647B1

KR880000647B1 - Status-change data gathering apparatus

Info

Publication number: KR880000647B1
Application number: KR1019830004051A
Authority: KR
Inventors: 다까오 야나이; 요시아끼 다까하시
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1983-08-30
Filing date: 1983-08-30
Publication date: 1988-04-19
Also published as: KR850002128A

Abstract

Demodulating devices (4-1A, 4-2A, 4-N). The master station calls slave stations through the downstream line. Each slave station is connected to an upstream transmission line through demodulation devices. The master station calls slave stations through the downstream line. Each slave station is connected to an upstream transmission line through modulating devices, and the master station is connected to the upstream line through a demodulating device. The called slave station returns a response signal through the upstream line to the master station.

Description

State change data collection device

제1도는 예를 들어 SCACA시스템의 자국에 사용할 수 있는 본원 발명의 상태변화 데이터 검출장치의 개략적인 전체구성도.1 is a schematic overall configuration diagram of a state change data detection apparatus of the present invention, which can be used, for example, in a home of an SCACA system.

제2도는 제1도의 상태변화 검출부(5)의 상세구성도.FIG. 2 is a detailed configuration diagram of the state change detection unit 5 of FIG.

제3도는 제1도의 처리장치(1)내의 상태변화 수집의 처리 순서를 나타낸 플로챠트.FIG. 3 is a flowchart showing the processing sequence of state change collection in the processing apparatus 1 of FIG.

제4도는 제2도의 장치 각 부호신호의 시간적변화를 나타낸 도면.4 is a diagram showing a temporal change of each code signal of the apparatus of FIG. 2;

본원 발명은 예를 들면 원방감시제어시스템(Supervisory Control and Data Aggregation 이하 단지 SCADA라고 함)에 있어서 사용되는 상태변화(status change)의 상황을 수집하기 위한 장치에 관한 것이다.The present invention relates to an apparatus for collecting the status of a status change used in, for example, a supervisory control and data aggregation (hereinafter only referred to as SCADA).

SCADA 시스템에서는 복수자국(子局)(remote station)의 각각이 수집한 데이터를 모국(master station)에 수집하고, 이것에 의하여 감시제어를 행한다. 복수자국은 각기 복수의 상태변화검출부와, 이들로 부터의 데이터를 수집하여 모국에 송출하는 처리장치로 구성된다. 본원 발명은 자국내의 이러한 정보수집 처리에 적용하는 데 매우 적합한 것이므로, 다음의 설명은 ACADA 시스템의 자국내의 처리를 예로 들어 설명한다.In the SCADA system, data collected by each of a plurality of remote stations is collected at a master station, thereby performing supervisory control. Each of the plurality of slave stations includes a plurality of state change detection units, and a processing device that collects data from them and sends them to the mother station. Since the present invention is very suitable for application to such information gathering processing in a home country, the following description takes the example of the domestic processing of an ACADA system as an example.

자국내의 상태변화 검출부는 하나 또는 복수의 프로세스량을 감시하며, 프로세스량에 상태변화가 발생한 것을 기억하는 기능을 갖는 것으로서, 일반적으로는 1-2매의 프린트회로판으로 구성된다. 상태변화 검출부가 검지한 데이터를 처리장치에 수집하기 위한 방법은 대별하면 두가기의 방법이 있다. 그 하나는 처리장치가 각 상태변화 검출부를 차례로 호출하며, 상태변화 검출부에서는 이것에 따라서 기억한 상태변화 데이터를 처리장치에 송출하는 방법이다. 다른 방법은 상태변화 발생을 검출한 검출부가 처리장치에 할입(割

)을 걸어, 처리장치가 이 상태변화 데이터를 읽는 것이다.The state change detection unit in the own station monitors one or a plurality of process amounts, and has a function of storing a state change in the process amount, and is generally composed of 1-2 printed circuit boards. There are two methods for collecting the data detected by the state change detection unit into the processing apparatus. One is a method in which a processing apparatus calls each state change detection unit in turn, and the state change detection unit transmits the stored state change data to the processing unit accordingly. Another method is that the detection unit detecting the occurrence of the state change is assigned to the processing unit.

The processor reads this state change data.

전자의 경우, 차례로 상태변화 검출부를 호출하기 위해 상태변화 검출부의수가 많아지면 상태변화 데이터의 독출주기가 길어진다고 하는 문제가 있다. 이 때문에 상태변화에 대한 소정의 시간분해능(time resolution)을 확보할 수 없게 된다.In the former case, when the number of state change detection units increases in order to call the state change detection unit, there is a problem that the read cycle of the state change data becomes long. This makes it impossible to secure a predetermined time resolution for state changes.

즉, 상태변화 발생후 T₀시간내에 처리장치에 입력하는 것이 요구되지만, 검출부가 많아지면, 독출주기가 T₀보다도 커져버려, 소정의 시간분해능 T₀를 확보할 수 없다. 이 때문에 시간분해능 확보를 위해, 새로 처리장치를 설치할 필요가 있다.That is, input to the processing apparatus within the time T ₀ after the state change occurs is required. However, when the detection unit increases, the read period becomes larger than T ₀ , and the predetermined time resolution T ₀ cannot be secured. For this reason, in order to secure time resolution, it is necessary to install a new processing apparatus.

또 처리장치는 상태변화의 유무에 관계없이 상태변화 검출부를 호출하여 소정의 처리를 행하기 때문에 정상부하(overhead)가 높고, 처리장치의 기타의 처리(모국과의 전송, 단말의 제어등)의 시간에 제약을 주게 된다. 후자의 경우, 처리장치는 상태변화만을 수신하므로, 상태변화에 의한 정상부하는 전자보다도 낮게 할 수 있다. 그러나 1회의 상태변화의 할입의 처리에 예를 들면 T₂시간을 요하기 때문에 하나의 상태변화 검출부 내에서 상태변화가 집중하면, (상태변화 계수 X 처리시간)이 상기 요구시간 T₀보다도 길어지고, 역시 시간 분해능을 일정하기 할 수 없다.In addition, since the processing apparatus calls a state change detection unit to perform a predetermined process regardless of the presence or absence of a state change, the processing load is high and the overhead of the processing apparatus is increased. This will limit your time. In the latter case, since the processing apparatus receives only the state change, the normal load due to the state change can be made lower than the former. However, since the processing of an allocation of one state change requires, for example, T ₂ time, when the state change is concentrated in one state change detection unit, (state change coefficient X processing time) becomes longer than the request time T ₀ . Also, time resolution cannot be constant.

본원 발명의 목적은 상술한 종래 장치의 결점을 없애고, 상태변화 검출부의 매수가 증가했을 때에도 처리 장치의 부하의 증대가 적고, 상태변화에 대한 시간분해능을 소요의 정밀도로 유지할 수 있는 상태변화 데이터 수집장치를 제공하는 데 있다.An object of the present invention is to eliminate the drawbacks of the conventional apparatus described above, even when the number of state change detection unit increases, the increase in load of the processing device is small, the state change data collection that can maintain the time resolution for the state change with the required precision To provide a device.

상기 목적을 달성하기 위해, 본원 발명에 있어서는 상태변화에 대한 시간분해능은 시스템 사양으로 정해져 있고, 이 분해능이 있다면 충분하다고 하는 점에 착안하고 있다. 구체적으로는 각 상태변화 검출부에서는 소요의 분해능으로 정해지는 처리장치에의 할입허가시간을 정해두고, 이 허가된 시간내에 상태변화가 발생 했을 때만 할입을 처리장치에 걸 수 있도록 한 것을 특징으로 하는 것이다.In order to achieve the above object, in the present invention, it is focused on the fact that the time resolution for the change of state is determined by the system specification, and this resolution is sufficient. Specifically, each state change detection section sets a time for allowing an allocation to the processing device, which is determined by the required resolution, and allows the allocation to be made to the processing device only when a state change occurs within this allowed time. .

제1도는 본원 발명의 상태변화 검출장치의 개략구성을 나타내고 있으며, SCADA 시스템에 사용할 때는 제1도의 장치가 자국을 구성한다. 즉, SCADA시스템으로 할 때는 제1도의 자국이 복수조 설치되어 원방의 모국과의 사이에 신호전송이 행해진다.FIG. 1 shows a schematic configuration of the state change detection device of the present invention, and when used in a SCADA system, the device of FIG. 1 constitutes a mark. That is, in the case of the SCADA system, a plurality of sets of stations of FIG. 1 are provided, and signal transmission is performed between the remote mother stations.

제1도의 자국에 있어서, 모국과의 신호전송을 행하는 것은 처리장치(1)이며, 처리장치(1)는 후술하는 상태변화 검출부에서 수집한 상태변화 데이터를 모국에 보내고, 모국이 발한 제어신호에 의하여 각종 단말부에 대한 제어를 행한다. 본원 발명은 상태변화 데이터를 검출하여 수집하는 발명이기 때문에 처리장치(1)의 제어 기능에 대한 설명은 하지 않는다.In the slave station of FIG. 1, it is the processing apparatus 1 that transmits a signal to the mother station, and the processing apparatus 1 sends the state change data collected by the state change detection unit, which will be described later, to the mother station. By controlling the various terminal parts. Since the present invention is an invention for detecting and collecting state change data, the control function of the processing apparatus 1 will not be described.

처리장치(1)와 복수의 상태변화 검출부(5)(도면의 예에서는 N개)와의 사이에는 어드레스버스(2)와 데이터버스(3)가 설치되어 있고, 처리장치(1)는 교신을 희망하는 상태변화 검출부(5)의 어드레스를 어드레스버스(2)상에 인가하고, 상태변화 검출부(5)는 자기가 검출한 상태변화 데이터버스(3)에 인가하여, 처리장치(1)로 보낸다. 상태변화 검출부(5)와 처리장치(1)와의 사이에는 이밖에 제어신호선(4), (11), (12), (15)이 설치된다. 각 상태변화 검출부(5)에는 상태변화 검출의 대상이 원데이터(original data)(10)가 각기 입력되어 있다.An address bus 2 and a data bus 3 are provided between the processing apparatus 1 and the plurality of state change detection units 5 (N in the example in the drawing), and the processing apparatus 1 wishes to communicate with each other. The address of the state change detection unit 5 is applied on the address bus 2, and the state change detection unit 5 is applied to the state change data bus 3 detected by the self, and sent to the processing apparatus 1. In addition, control signal lines 4, 11, 12, and 15 are provided between the state change detection unit 5 and the processing apparatus 1. In each of the state change detection units 5, original data 10 is input to each state change detection target.

제2도는 상태변화 검출부(5)의 상세구성을 나타내고 있으며, 제3도는 처리장치(1) 내의 상태변화 데이터수집의 방법을 나타낸 플로챠트이다. 먼저 제2도의 상태변화 검출부(5)에 있어서 원데이터는 일반적으로 복수(제2도에서는 k개로 함)이며, 상태변화 검출회로(9)와 상태변화 데이터메모리(7)에 입력된다. 회로(9)에 있어서 각각의 원 데이터(10)는 각기 별개의 미분회로(90)에 입력되며, "1"에서 "0"으로 또는 "0"에서 "1"로 상태변화한 것을 검지한다.2 shows a detailed configuration of the state change detection unit 5, and FIG. 3 is a flowchart showing a method of collecting state change data in the processing apparatus 1. First, in the state change detection unit 5 of FIG. 2, the original data is generally plural (k in FIG. 2), and is input to the state change detection circuit 9 and the state change data memory 7. FIG. In the circuit 9, each raw data 10 is input to a respective differential circuit 90, and detects a state change from "1" to "0" or from "0" to "1".

미분회로(90)의 출력은 오어(OR) 회로(18)를 통해서, 세트-리세트 플립플롭(13)의 세트단자 S에 주어진다. 이와 같이 원데이터(10)의 어딘가에 상태변화가 있으면 플립플롭(13)의 출력이 얻어진다. 상태변화 데이터메모리(7)에 인가된 복수의 원데이터(10)는 각기 별개의 데이터-트리거 플립플롭(17)의 데이터단자 D에 인가된다. 그리고 플립플롭(17)의 트리거단자 T에는 상태변화 검출회로(9)의 출력이 인가되어 있다. 이 때문에 상태변화 검출 직후에 데이터-트리거 플립플롭(17)의 트리거단자 T에 신호가 인가되며, 이 때의 D단자 입력이 기억되어 출력된다.The output of the differential circuit 90 is given to the set terminal S of the set-reset flip-flop 13 via the OR circuit 18. Thus, if there is a state change somewhere in the original data 10, the output of the flip-flop 13 is obtained. The plurality of original data 10 applied to the state change data memory 7 is applied to the data terminal D of the separate data-trigger flip-flop 17, respectively. The output of the state change detection circuit 9 is applied to the trigger terminal T of the flip-flop 17. Therefore, a signal is applied to the trigger terminal T of the data-trigger flip-flop 17 immediately after the state change is detected, and the D terminal input at this time is stored and output.

그런데 제1도의 제어신호선(15)에는 할입 미네이블 신호(interrupt enable signal)가 인가되며, 상태변화 검출부(5)에 입력되어 있다. 이 신호는 클록신호이며, 상태변화 검출부(5)내의 주파수 분주기(19)에 있어서 분주되어 조정주파수의 구형파(矩形波)로 된다. 주파수 분주기(19)의 출력은 미분회로(21)에 있어서 펄스화되며, 이것에 의해 세트-리세트 플립플롭(23)을 세트한다. 플립플롭(23)의 출력에 의해서 앤드(AND) 회로(16)의 출력이 발하여지고, 플립플롭(13)이 세트될 때 출력된다. 앤드회로(16)의 출력은 제어신호선(11)을 통해서 처리장치(1)에 보내진다. 신호선(11)상의 신호는 상태변화 검출부(5)의 어느 하나가 상태변화를 검출한 것을 의미하며, 이 신호는 처리장치(1)에 대한 할입신호로 된다. 여기서, 세트-리세트 플립플롭(23)은 주파수 분주기(19)에서 정해지는 일정주기마다 출력하지만, 이 주기는 원데이터의 상태변화를 검출할 때의 시간 분해능과 같게 또는 그 이하로 설정된다. 즉 상태변화 발생후, 처리장치(1)에 입력될 때까지의 시간이 2(ms)일것이 요구되는 것이라고 하면, 미분회로(21)의 출력이 2(ms)주기 또는 그 이하로 되도록 주파수 분주기(19)의 분주를 결정해 둔다. 그리고 후술하는 바와 같이 세트-리세트 플립플롭(13)은 정기적으로 리세트 되기 때문에 상태변화를 검출하지 않는 상태변화 검출부(5)의 앤드회로(16)는 출력하지 않으며, 따라서 할입신호는 발하지 않는다. 이와 같이 구성한 것에 의해 이 기간내에 상태변화가 없으며 할입(11)은 나오지 않으며, 1회 이상의 상태변화가 있으면 할입이 나온다.However, an interrupt enable signal is applied to the control signal line 15 of FIG. 1 and is input to the state change detection unit 5. This signal is a clock signal and divided by the frequency divider 19 in the state change detection section 5 to form a square wave of an adjustment frequency. The output of the frequency divider 19 is pulsed in the differential circuit 21, thereby setting the set-reset flip-flop 23. The output of the AND circuit 16 is generated by the output of the flip-flop 23, and is output when the flip-flop 13 is set. The output of the AND circuit 16 is sent to the processing apparatus 1 via the control signal line 11. The signal on the signal line 11 means that one of the state change detection units 5 has detected a state change, and this signal becomes an assignment signal for the processing apparatus 1. Here, the set-reset flip-flop 23 outputs every fixed period determined by the frequency divider 19, but this period is set equal to or less than the time resolution when detecting the state change of the original data. . In other words, if it is required that the time from the state change occurrence to the input to the processing apparatus 1 is 2 (ms), the frequency is divided so that the output of the differential circuit 21 is 2 (ms) cycle or less. The division of the period 19 is determined. Since the set-reset flip-flop 13 is periodically reset as described below, the AND circuit 16 of the state change detection unit 5 which does not detect the state change does not output, and thus no assignment signal is issued. . By this configuration, there is no state change within this period, and no installment 11 is issued, and if there is more than one state change, an installment is issued.

제3도는 스텝 1에 나타낸 바와 같이, 처리장치(1)는 상태변화 검출부(5)로 부터의 할입을 감시하고 있으며, 할입이 있을 때, 스텝 2에 있어서 모든 상태변화 검출부(5)에 할입센스신호를 송출한다. 할입센스신호는 제어신호선(12)을 통해서 각 상태변화 검출부(5)에 전달된다. 이 신호는 할입을 발한 상태변화 검출부(5)가 어느 것인지를 알기 위해 사용된다. 제2도에 있어서 앤드회로(25)는 할입센스신호가 있고, 또한 세트-리세트플립플롭(13)에 출력이 있을 때(상태변화 있음) 성립하며, 이 정보가 데이터버스(3)를 통해서 처리장치(1)로 보내진다. 앤드회로(25)의 출력을 송출하기 위한 신호선은 각 상태변화 검출부(5)마다 독립해서 구비함으로써, 처리장치(1)는 상태변화가 어느 검출부(5)에서 발생했는지를 알 수 있다.3, as shown in step 1, the processing apparatus 1 monitors an allocation from the state change detection unit 5, and when there is an allocation, all of the state change detection units 5 are allocated in step 2; Send a signal. The assignment sense signal is transmitted to each state change detection unit 5 via the control signal line 12. This signal is used to know which state change detection section 5 has issued an assignment. In FIG. 2, the AND circuit 25 is established when there is an allocation sense signal and when there is an output to the set-reset flip-flop 13 (the state is changed), and this information is transmitted through the data bus 3. It is sent to the processing apparatus 1. The signal line for sending the output of the AND circuit 25 is independently provided for each state change detection section 5, so that the processing apparatus 1 can know which detection section 5 caused the state change.

또는 검출부(5-1)에서는 그 앤드회로(25) 출력을 데이터버스(3)상의 제1신호선에 부여하고, (5-2)에서는 제2신호선에 부여하며, 검출부(5-N)에서는 제N신호선에 부여하도록 하는 것으로도, 상태변화가 발생한 검출부(5)를 알 수 있다. 그리고 상태변화가 없을 때는 세트-리세트 플립플롭(13)은 출력하고 있지 않으므로 앤드 게이트(25)는 출력하지 않는다. 할입센스신호는 이 밖에도 세트-리세트 플립플롭(13), (23)의 레세트를 위해서도 사용된다. 즉, 플립플롭(23)을 리세트하는 것으로 앤드회로(16)의 출력을 저지(할입신호정지)하며, 비분회로(24)를 통해서 플립플롭(13)을 리세트하는 것으로, 앤드회로(25)의 출력을 저지(상태 변화부 위의 위치를 알리는 신호의 정지)한다. 이 플립플롭(13)의 리세트동작에서 명백한 바와 같이, 플립플롭(13)은 항상 리세트 상태로 되어 있으며, 상술한 것과 같이 상태변화가 발생하지 않는 검출부(5)에서는 앤드회로(16)가 출력하지 않아 할입신호를 발하지 않는 것을 알 수 있다. 그리고 이 회로에 의하면 앤드회로(25)는 할입센스신호 수신호, 이 신호에 의해서 플립플롭(13)이 리세트 되기 까지의 단시간 밖에 출력하지 않게 되지만, 앤드회로(25)의 출력계속 시간은 적절한 시간지연을 갖게 하는 것으로 조정할 수 있다. 또한 할입센스신호가 발생중에 상태변화가 발생하면, 플립플롭(13)은 세트단자 S와 리세트단자 R에 동시에 입력을 받아, 그 출력이 정해지지 않는다고 하는 문제가 있지만, 이것은 미분회로(24)의 출력계속 시간을 할입센스신호의 계속시간보다도 길게 하는 것으로 실용산의 해결을 할 수 있다.Alternatively, the detection unit 5-1 gives the output of the AND circuit 25 to the first signal line on the data bus 3, and (5-2) gives the second signal line, and in the detection unit 5-N, By providing the N signal line, the detection unit 5 in which the state change has occurred can be known. When there is no state change, the set-reset flip-flop 13 is not output, and the AND gate 25 is not output. The assignment sense signal is also used for the reset of the set-reset flip-flops 13 and 23. In other words, by resetting the flip flop 23, the output of the AND circuit 16 is stopped (assignment signal is stopped), and the flip-flop 13 is reset through the dividing circuit 24. ) Output (stops the signal indicating the position on the state change part). As apparent from the reset operation of the flip-flop 13, the flip-flop 13 is always in the reset state, and as described above, in the detection unit 5 in which the state change does not occur, the end circuit 16 It can be seen that it does not output an assignment signal because it is not output. According to this circuit, the AND circuit 25 outputs only a short time until the flip-flop 13 is reset by the allocation sense signal hand signal and this signal, but the output duration time of the AND circuit 25 is an appropriate time. You can adjust it to have a delay. In addition, if a state change occurs while the allocation sense signal is generated, the flip-flop 13 receives the input to the set terminal S and the reset terminal R at the same time, and the output thereof is not determined. The practical solution can be solved by making the output duration longer than the duration of the allocation sense signal.

제3도는 스텝3에서는 데이터버스(3)상의 어느 신호선에 출력이 존재하는지를 판별하여, 상태변화가 발생한 검출부(5)를 알 수 있다. 다음에 스텝4에서는 이 검출부(5)의 어드레스를 어드레스버스(2)에 출력한다. 또 할입센스신호의 정지와 함께 스텝5에 있어서 독출신호를 제어신호선(4) 에 출력한다. 제2도에 있어서, (62)는 그 내부에 상태변화 검출부(5)의 설정어드레스를 갖는 어드레스 비교기이며, 어드레스버스를 얻은 어드레서와 설정어드레스가 일치할 때 출력한다. 독출신호는 모든 검출부(5)에 주어지지만, 앤드회로(27)에 있어서, 어드레스 비교기(62)의 출력과의 일치를 얻음으로써, 상태변화를 발생한 검출부만이 바르게 호출된다. 앤드회로(27)의 출력을 앤드회로(22)에 인가함으로써, 데이터-트리거 플립플롭(17)에 기억되고 있던 상태변화 데이터가 독출되며, 데이터버스(3)를 통해서 처리장치(1)에 보내진다. 제3도의 스텝6에서는 처리장치(1)가 상태변화 데이터를 수신하고, 이것에 따른 처리를 행한다.3 shows in step 3 which signal line on the data bus 3 an output is present, so that the detection unit 5 in which the state change has occurred is known. Next, in step 4, the address of the detection unit 5 is output to the address bus 2. In addition, the read signal is output to the control signal line 4 in step 5 together with the stop sense signal. In Fig. 2, reference numeral 62 denotes an address comparator having a setting address of the state change detection section 5 therein, which is output when the address obtained by the address bus and the setting address coincide with each other. The read signal is given to all the detection sections 5, but in the AND circuit 27, only the detection section that has caused a state change is correctly called by obtaining a match with the output of the address comparator 62. By applying the output of the AND circuit 27 to the AND circuit 22, the state change data stored in the data-trigger flip-flop 17 is read out and sent to the processing apparatus 1 via the data bus 3. Lose. In step 6 of FIG. 3, the processing apparatus 1 receives the state change data, and performs the process accordingly.

제4도는 제2도 각부의 신호를 시계열적으로 나타낸 것이며, 이것에 의해 이상 설명한 회로의 작용을 간단히 기술한다.먼저 할입에네이블 신호(제4(a)도)를 분주하고, 미분회로(21)는 일정기의출력을 부여하고 있다(제4(b)도). 상태변화는 임의 시각에 발생(제4(c)도) 하지만, 할입신호(제4(d)도)는 미분회로(21)의 출력이 있을 때 비로서 출력되고, 플립플롭(13)이 세트된다. 할입센스신호(12)(제4(e)도)는 합입신호(11)에 대응해서 상태변화 검출부(5)에 수신되며, 이것에 의해서 플립플롭(13)을 리세트하고, 할입신호를 정지한다. 또 제4(f)도와 같이, 앤드게이트(25)보다 단시간의 출력을 주고, 이것에 의해 처리장치(1)는 상태변화를 발생한 검출부(5)를 안다. 그리고, 처리장치(1)는 어드레스데이터(2)와 데이터독출신호(4)를 출력한다. 어드레스데이터(2) 및 데이터독출(4)(제4(g)도)에 의해서 앤드게이트(22)에서 제4(h)도와 같이 상태변화 데이터를 송출한다. 하나의 상태변화에 대한 할입의 송출에서 상태변화 데이터의 송출까지의 일련의 처리는 상기 주파수 분주기로 정해지는 소정주기내에 완료한다.4 shows the signals of the respective parts of FIG. 2 in time series, and briefly describes the operation of the circuit described above. First, the assignment enable signal (Fig. 4 (a)) is divided and the differential circuit 21 Denotes the output of a certain period (Fig. 4 (b)). The state change occurs at an arbitrary time (fourth (c)), but the assignment signal (fourth (d)) is output as the differential circuit 21 outputs, and the flip-flop 13 is set. do. The assignment sense signal 12 (FIG. 4 (e)) is received by the state change detection section 5 in response to the merge signal 11, thereby resetting the flip-flop 13 and stopping the assignment signal. do. In addition, as shown in FIG. 4 (f), the output is shorter than that of the AND gate 25, whereby the processing apparatus 1 knows the detection unit 5 that caused the state change. Then, the processing apparatus 1 outputs the address data 2 and the data read signal 4. The state change data is sent out from the AND gate 22 as shown in the fourth (h) by the address data 2 and the data read 4 (the fourth (g)). A series of processes from the sending of an assignment for one state change to the sending of state change data are completed within a predetermined period determined by the frequency divider.

이상 상세하게 설명한 본원 발명에 의하면 처리장치(1)는 할입에만 응동하기 때문에 정상부하가 낮다. 할입(제1도, 11)은 시간분해능으로 정해지는 기간에 1회만 발생하게 되며, 따라서 단시간에 단수의 상태변화가 발생해도 처리장치에의 할입은 상기 기간마다 행해진다. 그리고 본원 발명에서는 시간분해능보다도 짧은(또는 같은)주기로 할입을 행하기 때문에, 상태변화 검출의 분해능을 상태변화 검출부의 수에 불구하고 균일하게 할 수 있다고 하는 효과가 있다. 그리고 본 실시예에 의하면, 주파수 분주기(19)의 분주비는 임의로 설정 가능하므로, 각 상태변화 검출부마다 상이한 상태변화 시간분해능을 실현할 수 있다고 하는 효과도 있다.According to the present invention described in detail above, since the processing apparatus 1 only responds to an installment, the normal load is low. The installment (FIG. 1, 11) is generated only once in a period determined by the time resolution, and therefore, even if a single state change occurs in a short time, the installment to the processing apparatus is performed every said period. In the present invention, since the assignment is performed at a period shorter than (or the same as) the time resolution, the resolution of the state change detection can be made uniform regardless of the number of the state change detection units. According to this embodiment, since the frequency division ratio of the frequency divider 19 can be arbitrarily set, there is also an effect that a different state change time resolution can be realized for each state change detection unit.

Claims

A plurality of state change detection units 5 for detecting and outputting a phase change such as a process, and a state change detection unit for collecting outputs of the state change detection unit in response to an assignment signal 11 from at least one state change detection unit. Each state change detection unit (1) outputs at regular intervals, each state change detection unit (19) which detects and stores a state change and generates an output signal when a state change is detected. Assignment means for providing an assignment signal 11 for inputting the state change data of the state change detection section 5 to the processing apparatus 1 when the change detection circuit 9, the time limit means and the state change detection circuit output together. And the predetermined period of the time-limiting means is shorter than the time resolution at the time of detecting the state change, and the processing apparatus 1 responds to the assignment signal in order to send the assignment signal to all the state change detection parts 5. Means, wherein each state change detection section also includes detection confirmation means for transmitting a signal confirming the detection section to the processing apparatus when both an assignment signal and an output of the state change detection means exist; Device.

2. The acknowledgment signal according to claim 1, wherein the processing apparatus 1 also sends a confirmation signal from the detection confirmation signal of the state change detection section to send the data read signal 4 and the address signal 2 to the state change detection section 5. Means for responding to a data signal and an address signal for confirming a state change detection section for sending state change data stored by said state change detection means to said processing apparatus, respectively. State change data collection device comprising.