KR860002165Y1

KR860002165Y1 - Mfm digital modulation circuit

Info

Publication number: KR860002165Y1
Application number: KR2019840008437U
Authority: KR
Inventors: 박천웅
Original assignee: 삼성전자주식회사; 정재은
Priority date: 1984-08-25
Filing date: 1984-08-25
Publication date: 1986-09-06

Abstract

내용 없음.No content.

Description

MFM digital modulation circuit

제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 고안 회로도에서 각 노우드점의 상태 신호도.2 is a state signal diagram of each norwood point in the inventive circuit diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

FF₁, FF₂: 플립플롭 N₁, N₂, N₃: 낸드게이트FF ₁ , FF ₂ : flip-flop N ₁ , N ₂ , N ₃ : NAND gate

IN₁, IN₂: 인버터 C : 콘덴서IN ₁ , IN ₂ : Inverter C: Condenser

T : 주기T: cycle

본 고안은 데이타로 인가되는 디지탈 신호를 변조시켜 원하는 디지탈 출력 신호를 발생시키는 MFM디지탈 변조회로에 관한 것이다. 디지탈 신호는 고전위 상태신호("1" : High Level)와 저전위 상태신호("0" : Low Level)의 비트 신호로서 구성되기 때문에 복조시에 헤드가 반복되는 저전위 상태 신호의 비트("0")를 하아드웨어(Hard ware)적으로 읽을 수가 없는 문제점이 발생되는 것이었다.The present invention relates to an MFM digital modulation circuit for generating a desired digital output signal by modulating a digital signal applied as data. Since the digital signal is configured as a bit signal of a high potential state signal ("1": High Level) and a low potential state signal ("0": Low Level), the bit of the low potential state signal in which the head is repeated during demodulation (" 0 ") could not be read as hardware.

따라서 이와같은 문제점을 해결하기 위하여 데이타로 인가되는 디지탈 신호를 변조시키는 여러가지 변조방식이 개발되었으며 특히 상기 변조 방식의 하나인 MFM (Modified Frequency Moduation)의 변조 방식은 자기 테이프나 자기 디스크와 같이 고정헤드 방식에 널리 응용되고 있는 것으로 데이타 신호의 비트가 고전위 상태 신호인 "1"일때 펄스를 반전시키고 저전위 상태신호 "0"일때는 펄스가 반전되지 않도록 하며 "0"이 연속적인 비트일때에는 경계선을 기준으로 펄스가 반전되도록 하여 "1"과 "1"간의 "0"의 수가 2이하가 되기때문에 복조시에 하아드 웨어적인 문제점을 해결할 수가 있었다.Therefore, in order to solve such a problem, various modulation methods for modulating a digital signal applied as data have been developed. In particular, one of the modulation methods of Modified Frequency Modulation (MFM) is a fixed head method such as a magnetic tape or a magnetic disk. It is widely applied to the inverted pulse when the bit of the data signal is "1", which is the high potential state signal, and the pulse is not inverted when the low potential state signal "0", and the boundary line when the "0" is a continuous bit. By inverting the pulse as a reference, the number of "0" s between "1" and "1" becomes less than or equal to 2, thereby solving the hardware problem during demodulation.

또한 MFM변조 방식은 상술한 바와같이 데이타 비트의 중앙과 경계선의 양방향으로 반전할 수 있게 하기 위하여 지터마아진(Jitter Margin : 전송된 펄스가 그 위치에 위상 변화가 생기는 것)을 0.5T(T : 펄스의 주기)로 하고 있다. 본 고안은 이와같은 MFM변조 방식의 조건에 합당한 회로를 제공하여 하이드 웨어적인 문제점을 해결하고자 하는 것으로 플립플롭, 인버터, 낸드게이트, 콘덴서로 간단히 변조 회로를 구성하고자 하는 것이다.In addition, the MFM modulation method uses a jitter margin of 0.5T (T: pulse) in order to be able to invert in both directions of the center of the data bit and the boundary as described above. Cycle). The present invention aims to solve the hardware problem by providing a circuit that meets the conditions of the MFM modulation method, and simply configures a modulation circuit with a flip-flop, an inverter, a NAND gate, and a capacitor.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

플립플롭(FF₁)은 인버터(IN₁)를 통하여 인가되는 클럭펄스단자(C)의 클럭 신호와 동기되어 입력단자(D)의 데이타 상태 신호가 출력단자(Q)로 반전되어 출력되게 구성한 D-FF으로서 1클럭 늦게 데이타 상태 신호가 출력된다. 그리고 플립플롭(FF₁)의 출력상태 신호와 데이타 신호를 인버터(IN₂)를 통하여 인가되는 상태신호 및 인버터(IN₁)를 통하여 인가되는 클럭펄스에 의하여 낸드게이트(N₁)가 구동되도록 구성하며 낸드게이트(N₁)를 통하여 출력되는 상태 신호는 데이타의 고전위비트("1")의 초기점이 일치되며 저전위 비트("0")에는 클럭펄스가 삽입되게 된다.The flip-flop FF ₁ is configured such that the data state signal of the input terminal D is inverted and outputted to the output terminal Q in synchronization with the clock signal of the clock pulse terminal C applied through the inverter IN ₁ . As -FF, the data status signal is output one clock later. The NAND gate N ₁ is driven by the output signal of the flip-flop FF ₁ and the data signal by the state signal applied through the inverter IN ₂ and the clock pulse applied through the inverter IN ₁ . The state signal output through the NAND gate N ₁ coincides with the initial point of the high potential bit (“1”) of the data, and the clock pulse is inserted into the low potential bit (“0”).

낸드 게이트(N₂)는 데이타의 상태 신호가 반전된체 고전위 비트("1")에 클럭 신호를 삽입시키는 동시에 데이타의 고전위비트("1")의 초기점이 일치되게 데이타 상태신호 및 클럭펄스가 낸드게이트(N₂)에 인가되게 구성하여 낸드게이트(N₁)(N₂)의 출력에 의하여 구동되는 낸드게이트(N₃)의 출력이 콘덴서(C₁)에 충전된 후 플립플롭(FF₂)의 클럭펄스단자(C)에 인가되어 출력단자(Q)로 변조된 데이타 상태 신호가 출력되게 구성한 것으로 JK-FF인 플립플롭(FF₂)의 입력단자(J)(K)를 고전위상태(High Level)로 개방시켜 T-FF으로 구동되게 구성한 것이다.The NAND gate N ₂ inserts a clock signal into the high potential bit ("1") in which the state signal of the data is inverted, and at the same time, the data state signal and the clock are made to match the initial point of the high potential bit ("1") of the data. after the pulse, the output of the NAND gate NAND gate configured to be applied to the (N ₂₎ which is driven by the output of the NAND gate _{_{(N 1) (N 2)}} (N 3) charged in the capacitor (C ₁₎ flip-flops ( FF ₂ ) is configured to output a data state signal applied to the clock pulse terminal C of the FF ₂ ) and output to the output terminal Q. The input terminal J (K) of the flip-flop FF ₂ , which is JK-FF, has a high frequency. It is configured to be driven by T-FF by opening it to high level.

이와 같이 구성된 본 고안에서 플립플롭(FF₁)은 지연형 D-FF으로서 출력이 입력보다 1클럭 늦게 나타나게 되고 JK-FF인 플립플롭(FF₂)은 T-FT으로 구동되게 구성한 것으로 클럭단자에 클럭펄스가 인가될때마다 번전하게 된다. 따라서 플립플롭(FF₁)의 클럭단자(C)에 인버터(IN₁)를 통한 클럭펄스가 인가되면(제 2(a)도의 클럭과 반대)의 "1"클럭펄스가 인가될때마다 입력단자(D)로 데이타 상태신호(000000 1100)가 인가된다. (제 2(b)도)In this design, the flip-flop (FF ₁ ) is a delay type D-FF and the output appears one clock later than the input, and the flip-flop (FF ₂ ), which is JK-FF, is driven by the T-FT. Each time a clock pulse is applied, it is turned on. Therefore, when the clock pulse through the inverter IN ₁ is applied to the clock terminal C of the flip-flop FF ₁ (as opposed to the clock of FIG. 2 (a)), the input terminal (whenever the clock pulse of the "1" clock pulse is applied) The data status signal 000000 1100 is applied to D). (Fig. 2 (b))

이 데이타 상태 신호는 연속되는 "0"비트를 2개이상 포함하고 있어 자기 기록 장치에 기록하였을 때 복조할 수가 없는 것이다. 그러나 본 고안의 플립플롭(FF₁)의 출력단자(Q)에는 1클럭 늦게 반전된 제 2(d)도와 같은 데이타 상태 신호가 3개의 입력을 가진 낸드게이트(N₁)에 입력되고 낸드게이트(N₁)의 타측입력 단자에는 인버터(IN₂)를 통하여 반전된 데이타 상태신호 및 클럭펄스가 인버터(IN₁)를 통하여 반전된 상태신호가 인가되어 낸드게이트(N₁)의 출력은 제 2(c)도와 같은 출력신호가 출력하게 되는 것으로 제 2(c)도에서와 같이 데이타 신호의 "1"비트의 정보는 그 시작점이 일치되며 "0"비트의 정보는 클럭 신호가 인가된 상태 신호가 된다.This data state signal contains two or more consecutive "0" bits, which cannot be demodulated when recorded on the magnetic recording device. However, in the output terminal Q of the flip-flop FF ₁ according to the present invention, a data state signal such as the second (d) degree inverted one clock later is input to the NAND gate N ₁ having three inputs, and the NAND gate ( the other input terminal of the N ₁₎ is the data status signal and the clock pulse inverted via an inverter (iN ₂₎ is applied to the inverted state signal via an inverter (iN ₁₎ the output of the NAND gate (N ₁₎ of the second ( As shown in Fig. 2 (c), the start point of the information of the "1" bit of the data signal coincides with the starting point, and the information of the "0" bit indicates the state signal to which the clock signal is applied. do.

그리고 낸드게이트(N₂)는 제 2(a)도와 같은 클럭펄스와 제 2(b)도와 같은 데이타 상태신호가 인가되어 제 2(e)도와 같은 상태 신호가 출력되는 것으로 낸드게이트(N₃)에서는 제 2(f)도와 같은 펄스의 상태신호가 콘덴서(C)를 통하여 필립플롭(FF₂)의 클럭단자(C)에 인가하게 된다.And a NAND gate (N ₂₎ is the 2 (a) a clock pulse and a 2 (b) data state signal of help is applied such help to be a status signal, such as help claim 2 (e) the output of NAND gate (N ₃₎ in is applied to the 2 (f) a clock terminal (C) of Philip flop (FF ₂₎ the state of the pulse signal through the capacitor (C), such as to help.

따라서 제2(g)도와 같이 제2(f)도의 풀링에이지(falling edge)때마다 상태가 반전된 펄스파형을 만들어주며 1.5T의 주기가 지난후 연속된 주가(T)의 펄스가 나타나게 되어 이 주기에 의하여 연속된 비트의 데이타 상태 신호를 감지할 수가 있는 것이다.Therefore, as shown in FIG. 2 (g), the pulse wave is inverted at every falling edge of FIG. 2 (f), and the pulse of continuous stock price (T) appears after 1.5T period. It is possible to detect the data status signal of consecutive bits by period.

즉, 이를 제2(b)도의 데이타 상태 신호로서 비교하여 보면 1.5T간격의 펄스가 발생되는 것은 데이타 상태 신호중의 비트가 "...1,0..." 또는 "...0,1"로 반전될때 발생되는 것을 알 수 있으며 연속된 비트 "...1,1..."이나 "...0,0..."일때에는 각 별개의 펄스로 변조되는 것을 알 수 있는 것으로 2개 이상의 연속된 비트인 "0,0"펄스가 발생되지 않게되며 "0...1,0,1..." 혹은 ...0,1,0..."의 데이타가 입력될때에는 최대 펄스폭인 2T의 펄스가 발생하게 되는 효과가 있는 것이다.That is, when comparing this as the data state signal of FIG. 2 (b), when the pulse of 1.5T interval is generated, the bit in the data state signal is “... 1,0 ...” or “... 0,1. When it is inverted to "," it can be seen that when it is a continuous bit "... 1,1 ..." or "... 0,0 ..." Two or more consecutive bits, "0,0" pulses, will not be generated and data of "0 ... 1,0,1 ..." or ... 0,1,0 ... "will be entered. In this case, there is an effect of generating a pulse of 2T, which is the maximum pulse width.

결국 본 고안의 변조회로는 데이타 신호인 "10000001100"의 비트 신호를 "1010101010"의 비트 신호로 변조시키게 되어 헤드를 통하여 테이프나 자기 디스크에 녹음을 행한후 헤드로서 복조할때 정확하게 변조된 신호를 복조할 수가 있는 것이며 복조 신호를 원래의 데이타 신호로서 재생시킬때에는 별도의 복조 회로를 통하여 원상태의 데이타 신호를 얻을수가 있는 것이다.As a result, the modulation circuit of the present invention modulates a bit signal of "10000001100" which is a data signal into a bit signal of "1010101010" and demodulates a correctly modulated signal when demodulating as a head after recording on a tape or a magnetic disk through the head. When the demodulated signal is reproduced as the original data signal, the original data signal can be obtained through a separate demodulation circuit.

이상에서와 같이 본 고안은 데이타 상태 신호를 지터 마아전이 0.5T의 위상 변화가 생기도록 하여 변조 "1"과 "1"의 비트 사이에 연속된 "0"비트가 포함되지 못하도록함으로서 하아드 웨어적인 문제점을 해결할 수가 있는 동시에 플립플롭과 낸드게이트 및 인버터의 유기적인 결합으로서 간단한 MFM디지탈 변조 회로를 제공할 수가 있는 것이다.As described above, the present invention provides a hardware state by causing the data state signal to have a jitter malt phase shift of 0.5T so that a continuous "0" bit is not included between the bits of modulation "1" and "1". In addition to solving the problem, it is possible to provide a simple MFM digital modulation circuit as an organic combination of flip-flop, NAND gate and inverter.

Claims

The output of the delay type flip-flop FF _{1 to} which the data status signal is applied, the data status signal and the clock pulse are configured to be applied to the NAND gate N ₁ through the inverter IN ₁ (IN ₂ ). to the clock NAND gate (N ₃₎ flip-flop (FF ₂₎ in via the capacitor (C) to the pulse adapted to be applied to the NAND gate (N ₂₎ for driving in accordance with the output of the NAND gate (N ₁₎ (N ₂₎ MFM digital modulation circuit configured to be applied.