KR860000052Y1 - Output control circuit of digital signal - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 디지털신호 처리장치의 개략도.1 is a schematic diagram of a digital signal processing apparatus.
제2도는 제1도중 릴레이회로의 상세한 회로도이다.FIG. 2 is a detailed circuit diagram of the relay circuit in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 릴레이제어회로 2 : 마이크증폭기1: relay control circuit 2: microphone amplifier
3 : 프리앰퍼시스(PRE-Amphasis) 4 : 저역통과 여파기3: Pre-Amphasis 4: Lowpass Filter
5 : 증폭기 6 : 디앰퍼시스(DE-Amphasis)5: amplifier 6: DE-Amphasis
7 : 증폭기 NAND1∼NAND4 : 낸드게이트7: Amplifier NAND1-NAND4: NAND Gate
VR1, VR2 : 입출력볼륨 RY1∼RY3 : 릴레이VR1, VR2: I / O volume RY1 to RY3: relay
R+: 동작전원R + : operating power
LINEIN, LINE OUT : 디지털 신호 처리장치의 입력단자 및 출력단자LINEIN, LINE OUT: Input terminal and output terminal of digital signal processing device
본 고안은 VTR을 음향장치의 기록 및 재생매개체로 응용하는 경우에, VTR의 비디오테이프에 오디오신호를 디지털신호로 기록시키거나 또는 비디오테이프에 디지털신호로 기록된 오디오신호를 재생할시에다시 아날로 그신호로 된 오디오신호로 변환시키기 위해 사용하는 디지털신호 처리장치에 관한 것으로써, 특히 상기한 장치의 출력제어회로에 관한 것이다.In the present invention, when the VTR is applied as a recording and reproducing medium of an audio device, the audio signal is recorded on the video tape of the VTR as a digital signal or when the audio signal recorded as a digital signal on the video tape is reproduced. The present invention relates to a digital signal processing apparatus used for converting the signal into an audio signal, and more particularly to an output control circuit of the above apparatus.
일반적으로 VTR을 음향장치에 응용하는 것은 비디오 테이프의 영상트랙에 오디오신호를 부호화된 디지털신호로 변환시켜서 기록시킬수 있기 때문인데, 이는 디지털신호로 녹음된 비디오테이프는 아날로그신호로 녹음된 테이프보다 재생시에 깨끗하고 잡음이 없는 음질을 얻을 수 있기 때문이다. 그러나 현재 대중화되어 있는 VTR에는 디지털신호를 아날로그신호로 또는 아날로그신호를 디지털신호로 변환시킬 수 있는 장치가 내장되어 있지않기 때문에 VTR을 이용하여 디지털신호로 녹음된 테이프를 재생시키고자 하는 경우에 헤드에서 검출된 신호는 디지털신호 처리장치를 통해서 스피커로 출력시켜야 한다. 그런데 이와 같이 된 디지털신호 처리장치의 출력에는 VTR의 모우드절환시나 혹은 불량신호에 기인한 잡음이 발생되어질때 이러한 잡음신호도 함께 출력되게 되므로 사용자로 하여금 불쾌감을 주는 결점이 있었다.In general, the application of the VTR to an audio device is that the video signal of the video tape can be recorded by converting the audio signal into an encoded digital signal. This is because a clear and noiseless sound quality can be obtained. However, VTRs, which are currently popularized, do not have a built-in device that converts digital signals into analog signals or analog signals into digital signals. The detected signal should be output to the speaker through the digital signal processing device. However, the output of the digital signal processing device has such a disadvantage that the user is uncomfortable because the noise signal is also output when the VTR mode is switched or when a noise due to a bad signal is generated.
본 고안은 상기한 결점을 개선한 것으로, 테이프를 VTR에 삽입하여 재생시키고 있을 때 테이프에 기록된 신호가 없거나 잡음이 실려져 있는 등 불량한 상태의 신호가 디지털신호 처리장치에 입력되어도 출력측의 스피커로 잡음이 송출되지 않도록 하고, 또한 VTR의 모우드 변환시에 많은 릴레이들의 단락 및 개방에 의해 발생되는 잡음(pop noise)을 제거하기 위해서 디지털신호 처리 장치의 출력측에 릴레이를 설치해서 이를 제어하는 출력제어회로를 제공함에 고안의 목적이 있다.The present invention improves the above-mentioned shortcomings. When the tape is inserted into the VTR and played back, even if a bad signal is input to the digital signal processing apparatus, such as no signal or noise is recorded on the tape, In order to prevent noise from being transmitted and to remove pop noise caused by short-circuit and opening of many relays during VTR mode conversion, an output control circuit for controlling this by installing a relay on the output side of the digital signal processing apparatus is provided. The purpose of the present invention is to provide.
이하 본 고안의 구성 및 작용, 효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.
본 고안은 오차신호검출부(도면에 도시되지 않음)에서 검출된 오차신호(MUTE)를 낸드게이트(NAND1)의 양 입력단과 인버터(INV1)에 연결하되, 낸드게이트(NAND1)의 출력은 저항(R1)과 콘덴서(C1)를 통해 낸드게이트(NAND2)의 입력일측에 연결하고, 낸드게이트(NAND1)의 양 입력단은 낸드게이트(NAND2)의 입력타측에 연결하며, 낸드게이트(NAND2)의 출력은 저항(R2)을 통해 트랜지스터(TR1)의 컬렉터에 연결하는 한편, 인버터(INV1)의 출력을 낸드게이트(NAND3)의 양 입력단과 낸드게이트(NAND4)의 입력일측에 연결하고, 낸드게이트(NAND3)의 출력을 저항(R3)과 콘덴서(C2)를 통해 낸드게이트(NAND4)의 입력타측에 연결하며, 낸드게이트(NAND4)의 출력을 저항(R4)을 통해 트랜지스터(TR1)의 베이스에 연결해서 릴레이제어회로(1)를 구성하고, 릴레이제어회로(1)의 출력을 저항(R5)을 통해 트랜지스터(TR2)의 베이스에 연결하고 트랜지스터(TR2)의 컬렉터에 콘덴서(C3)와 다이오드(D1) 및 릴레이(RY1)를 연결하며 릴레이(RY1)를 디지털신호 처리장치의 출력단에 설치한 구조로 되어 있다.The present invention connects the error signal MUTE detected by the error signal detector (not shown) to both input terminals of the NAND gate and the inverter INV1, and the output of the NAND gate is a resistor R1. ) And a capacitor (C1) are connected to the input side of the NAND gate (NAND2), both input terminals of the NAND gate (NAND1) are connected to the other input terminal of the NAND gate (NAND2), the output of the NAND gate (NAND2) is a resistor (R2) is connected to the collector of the transistor TR1, while the output of the inverter INV1 is connected to both input terminals of the NAND gate NAND3 and the input side of the NAND gate NAND4, and the NAND gate NAND3 The output is connected to the input of the NAND gate NAND4 through the resistor R3 and the capacitor C2, and the output of the NAND gate NAND4 is connected to the base of the transistor TR1 through the resistor R4 to control the relay. The circuit 1 is configured, and the output of the relay control circuit 1 is transistord through the resistor R5. It is connected to the base of the master TR2, the capacitor C3, the diode D1 and the relay RY1 are connected to the collector of the transistor TR2, and the relay RY1 is installed at the output terminal of the digital signal processing device. have.
미설명부호 LINE IN, LINE OUT은 디지털 신호 처리장치의 입력단자 및 출력단자, MIC는 마이크, 2는 마이크증폭기, 3은 프리램퍼시스(pre-amphasis), 4는 저역통과 여파기, 5는 증폭기, 6은 디앰퍼시스(de-emphasis), 7은 증폭기, VR1, VR2는 입출력볼륨, INV2∼INV5는 인버터, RY2는 녹음릴레이, RY3는 재생릴레이, B+는 동작전원, 단자 P, Q는 재생회로 및 녹음회로의 단자를 나타낸다.Unmarked LINE IN and LINE OUT are the input and output terminals of the digital signal processing device, MIC is the microphone, 2 is the microphone amplifier, 3 is the pre-amphasis, 4 is the lowpass filter, 5 is the amplifier, 6 is de-emphasis, 7 is amplifier, VR1, VR2 is input / output volume, INV2 to INV5 is inverter, RY2 is recording relay, RY3 is regeneration relay, B + is operating power, terminal P, Q is regeneration circuit And a terminal of a recording circuit.
제1도는 디지털신호 처리장치의 개략도로써, 디지털신호 처리장치의 입력단자(LINE IN)나 마이크(MIC)로 입력된 신호는 프리앰퍼시스(3)에서 신호의 고역부분을 증폭시킨 후 녹음릴레이(RY2)를 거치고, 저역통과 여파기(4)에서 가청주파수의 신호만 통과된 다음에 증폭기(5)에서 증폭된다.FIG. 1 is a schematic diagram of a digital signal processing apparatus, in which a signal input through the input terminal LINE IN or the microphone MIC of the digital signal processing apparatus amplifies the high frequency portion of the signal in the pre-emphasis 3 and then records a recording relay ( After RY2), only a signal of an audible frequency is passed in the low pass filter 4 and then amplified in the amplifier 5.
그후 디앰퍼시스(de-emphasis)(6)에서는 프리앰퍼시스(3)에서 강하게 증폭된 고역부분의 신호를 다시저하시크고, 이 저하된 신호는 증폭기(7)에서 증폭된 다음 출력볼륨(VR2)과 출력릴레이(RY1)를 거쳐 출력단자(LINE OUT)로 전달된 후 외부앰프를 통해 스피커로 출력된다.The de-emphasis (6) is then again attenuated the high frequency signal strongly amplified in the pre-emphasis (3), which is then amplified by the amplifier (7) and then the output volume (VR2). After passing through the output relay (RY1) to the output terminal (LINE OUT) and output through the external amplifier to the speaker.
여기서 녹음시키기 위해 LINE IN단자나 마이크단자(MIC)를 통해 입력된 신호는 녹음용릴레이(RY2)등을 거친 다음에 단자(Q)에 출력되는데, 단자(Q)에는 샘플앤드홀드회로등이 연결되어서 아날로그신호로된 오디오 신호를 디지털신호로 변환시킨 다음 비디오테이프에 기록시키게 된다. P단자로 입력되는 신호는 비디오신호로 변환되어 입력되는 단자로서, 이 재생신호는 재생용릴레이(RY3)스위치를 거친 다음에 상기한 바와같이 처리 되어 스피커로 출력된다.Here, the signal input through the LINE IN terminal or the microphone terminal (MIC) is output through the recording relay (RY2) and then output to the terminal (Q), and the sample and hold circuit is connected to the terminal (Q). The audio signal converted into an analog signal is converted into a digital signal and then recorded on a video tape. A signal input to the P terminal is a terminal which is converted into a video signal and inputted, and this reproduction signal is processed as described above after passing through the reproduction relay RY3 switch and outputted to the speaker.
제1도에서는 입력단자(LINE IN)와 출력단자 (LINE OUT)사이에 3개의 릴레이(RY1∼RY3)만 도시되어 있으나 실질적인 회로에서는 보다 많은 릴레이들이 연결되어 있다. 이와 같이 여러개의 릴레이들이 포함된 VTR에서는 기능선택스위치를 조작할 때 릴레이들이 전환됨에 기인한 잡음(pop noise)이나 또는 재생신호의 상태가 불량함에 따른 잡음에 디지털신호 처리장치의 증폭단에서 증폭되어 외부앰프를 통해 스피커로 출력되게 되면 그 때마다 사용자는 퍽하는 잡음소리에 놀라게 되거나 또는 잡음등의 불필요한 음을 듣게 된다.In FIG. 1, only three relays RY1 to RY3 are shown between the input terminal LINE IN and the output terminal LINE OUT, but in the actual circuit, more relays are connected. As described above, in a VTR including a plurality of relays, the amplification stage of the digital signal processing apparatus is amplified by noise from pop-up noise due to switching of relays when the function selection switch is operated or noise caused by a poor state of a reproduction signal. Whenever the amplifier is output to the speaker, the user may be surprised by the noise of the noise or hear unnecessary sounds such as noise.
제2도에 도시한 릴레이제어회로(1)의 상세한 회로도에 의거하여 출력릴레이(RY1)의 동작을 설명하면 다음과 같다. 먼저 VTR에서 재생된 양호한 상태의 신호가 디지털신호 처리장치의 입력단자(LINE IN)로 입력되었을 때 오차신호(MITE)는 로우레벨이 되기 때문에 릴레이제어회로(1)의 단자(B)로는 로우레벨이 입력된다. 여기서 오차신호라 함은 디지털신호의 처리도중에 잡음등의 요인에 의해서 원래의 신호에 불량신호가 포함된 경우에 오차신호검출되는 신호인 것으로, 일반적으로 디지털신호를 처리할 때는 디지털신호들이 올바로 전송되고 있는가를 확인하기 위하여 패리티비트를 이용하게 되는데, 처음에 오디오신호를 디지털신호로서 비디오테이프에 기록시킬 때 오차검출을 위한 패리티비트를 데이터신호와 함께 기록시켜 두었다가 재생시의 신호처리 도중에 램등의 기억소자를 이용하여 재생신호(디지털)를 블록단위로 저장시킨 다음에 각행과 각열을 연산처리하게 되면 잡음이 포함되어 있을 때 오차신호검출부에서는 일련의 불연속적인 레벨(제작회사에 따라 하이 또는 로우레벨)을 갖는 신호를 출력시키게 되며, 이것이 바로 오차신호이다. 따라서 낸드게이트(NAND1)의 출력은 하이레벨이 되고 낸드게이트(NAND2)의 입력일측에 로우레벨의 신호가 입력되므로 낸드게이트(NAND2)의 출력은 하이레벨이 되어서 트랜지스터(TR1)의 컬렉터에는 하이레벨의 신호가 인가된다. 또한 인버터(INV1)의 출력은 하이레벨이 되어서 낸드게이트(NAND3)의 출력은 로우레벨이 되고 낸드게이트(NAND4)의 출력은 하이레벨이되며, 트랜지스터(TR1)(TR2)가 턴-온(turn-on)되어서 릴레이(RY1)가 온(on)상태로 동작된다. 또한 오차신호(MUTE)가 로우레벨인 경우에는 릴레이(RY3)가 턴온되어 (RY3)릴레이 접점이 연결되므로 VTR에서 재생되고 있는 신호가 단자(p)로 입력되어 정상적으로 출력단자(LINE out)로 전달된다.The operation of the output relay RY1 will be described below based on the detailed circuit diagram of the relay control circuit 1 shown in FIG. First, when the good state signal reproduced in the VTR is inputted to the input terminal LINE IN of the digital signal processing apparatus, the error signal MITE becomes low level, and thus the low level is supplied to the terminal B of the relay control circuit 1. Is input. Here, the error signal is an error signal detected when the original signal contains a bad signal due to noise, etc. during the processing of the digital signal. Generally, when the digital signal is processed, the digital signals are correctly transmitted. In order to check whether there is a parity bit, the parity bit for error detection is first recorded with the data signal when the audio signal is recorded on the video tape as a digital signal, and then a memory device such as RAM is used during signal processing during playback. When the reproduction signal (digital) is stored in block units and each row and each column are processed, the error signal detection unit has a series of discontinuous levels (high or low level depending on the manufacturer) when noise is included. This will output an error signal. Therefore, the output of the NAND gate NAND1 is at a high level, and a low level signal is input to one side of the NAND gate NAND2, so the output of the NAND gate is at a high level, and the collector of the transistor TR1 is at a high level. Signal is applied. In addition, the output of the inverter INV1 becomes high level, the output of the NAND gate NAND3 becomes low level, the output of the NAND gate NAND4 becomes high level, and the transistors TR1 and TR2 turn on. -on), the relay RY1 operates in an on state. In addition, when the error signal MUTE is at a low level, the relay RY3 is turned on and the (RY3) relay contact is connected. Therefore, the signal being reproduced at the VTR is input to the terminal p and is normally transferred to the output terminal (LINE out). do.
그러나 VTR에서 재생된 신호의 상태가 나쁘거나 또는 VTR의 모우드를 변환시키게 되면 오차신호검출부에서 검출되는 오차신호(MUTE)는 하이레벨이 되기 때문에 낸드게이트(NAND2)의 입력일측에는 하이레벨이 인가되고, 낸드게이트(NAND1)의 출력은 로우레벨이 되나 전상태에서 콘덴서(C1)에 충전되어 있던 하이레벨의 전압이 방전되므로 말미암아 낸드게이트(NAND2)의 출력은 일정시동안만 로우레벨이 되어서 트랜지스터(TR1)(TR2)는 턴-오프(turn-off)된다. 따라서 출력릴레이(RY1)가 동작을 하지 않게되어 릴레이(RY1)스위치가 개방되므로 출력단(LINE OUT)으로는 잡음(pop noise)이 송출되지 않지만, 콘덴서(C1)와 저항(R1)으로 구성된 지연회로의 시정수가 낸드게이트(NAND2)를 동작시키기 위한 설정값이하로 저하되면 낸드게이트(NAND2)의 출력은 하이레벨이 되기 때문에 트랜지스터(TR1)의 컬렉터에는 하이레벨의 신호가 인가되고, 낸드게이트(NAND4)의 입력일측으로는 계속 로우레벨의 신호가 인가되어서 낸드게이트(NAND4)에서는 하이레벨이 출력되며, 트랜지스터(TR1)(TR2)가 턴-온되어서 릴레이(RY1)가 온상태로 된다. 또한 하이레벨의 오차신호(MUTE)는 인버터(INV2∼INV5)를 거친 후 하이레벨이 되어서 트랜지스터(TR3)를 턴-온시키므로 릴레이(RY2)가 동작을 하게되어 릴레이(RY2)스위치가 접속되므로써 입력단자(LINE IN)로 입력된 신호가 출력단자(LINE OUT)를 통해 다시 외부스피커로 모니터된다.However, if the state of the signal reproduced in the VTR is bad or the mode of the VTR is converted, the error signal MUTE detected by the error signal detector becomes a high level. Therefore, a high level is applied to the input side of the NAND gate NAND2. The output of the gate NAND1 becomes low level, but since the high level voltage charged in the capacitor C1 is discharged in all states, the output of the NAND gate NAND2 becomes low level only for a predetermined time, so that the transistor TR1 TR2 is turned off. Therefore, since the output relay RY1 does not operate and the relay RY1 switch is opened, no pop noise is transmitted to the output line LINE OUT, but a delay circuit composed of the capacitor C1 and the resistor R1. When the time constant of is lowered below the set value for operating the NAND gate NAND2, the output of the NAND gate becomes high level. Therefore, a high level signal is applied to the collector of the transistor TR1, and the NAND gate NAND4 is applied. The low level signal is continuously applied to one side of the input side, and the high level is output from the NAND gate NAND4, and the transistors TR1 and TR2 are turned on to turn on the relay RY1. In addition, since the high level error signal MUTE goes through the inverters INV2 to INV5 and becomes a high level, the transistor TR3 is turned on so that the relay RY2 is operated and the relay RY2 switch is connected. The signal input to the terminal (LINE IN) is monitored back to the external speaker through the output terminal (LINE OUT).
다시 입력단자(LINE IN)로 양호한 신호가 입력되면 오차신호(MUTE)는 로우레벨이 된다. 따라서 릴레이제어회로(1)의 입력단(B)으로 로우레벨이 인가되면 릴레이 제어회로(1)는 전술한 동작과 유사한 동작을 하여 트랜지스터(TR1)의 베이스에 일정시간 동안만 로우레벨의 전압이 인가되고 컬렉터에 하이레벨의 전압이 인가되므로 트랜지스터(TR1)(TR2)는 턴-오프되고 릴레이(RY1)도 오프상태로 된다. 그러나, 일정한 시간이 경과하면 콘덴서(C2)와 저항(R3)에 이한 시정수에 의하여 낸드게이트(NAND4)에서는 하이레벨이 출력되기 때문에 트랜지스터(TR1)(TR2)는 턴-온되어서 릴레이(RY1)가 다시 온상태로 된다.When a good signal is input to the input terminal LINE IN again, the error signal MUTE becomes low level. Therefore, when a low level is applied to the input terminal B of the relay control circuit 1, the relay control circuit 1 operates similar to the above-described operation, and the low level voltage is applied to the base of the transistor TR1 only for a predetermined time. Since a high level voltage is applied to the collector, the transistors TR1 and TR2 are turned off and the relay RY1 is also turned off. However, when a certain time elapses, since the high level is output from the NAND gate NAND4 due to the time constants of the capacitor C2 and the resistor R3, the transistors TR1 and TR2 are turned on so that the relay RY1 is turned on. Is turned on again.
상기한 바와같이 본 고안은 모우드 변환시나 불량한 신호등에 의해 잡음(pop noise)이 발생되면 이 잡음이 외부스피커로 송출되지 않도록 저항(R1)과 콘덴서(C1) 또는 저항(R3)과 콘덴서(C2)에 의해 설정된 시간동안 출력릴레이(RY1)를 오프시키기 때문에 사용자는 스피커를 통해 잡음이 섞인음을 듣지않게되며 순간적인 잡음(pop noise)에 의한 스피커의 파순을 방지할 수 있는 장점이 있다.As described above, the present invention provides a resistor (R1) and a capacitor (C1) or a resistor (R3) and a capacitor (C2) to prevent noise from being transmitted to an external speaker when noise is generated by a bad signal or the like during the mode conversion. Since the output relay (RY1) is turned off for the time set by the user, the user does not hear noise mixed through the speaker and has an advantage of preventing the speaker from being broken by pop noise.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR2019830010033U KR860000052Y1 (en) | 1983-11-26 | 1983-11-26 | Output control circuit of digital signal |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR2019830010033U KR860000052Y1 (en) | 1983-11-26 | 1983-11-26 | Output control circuit of digital signal |
Publications (2)
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| KR850004234U KR850004234U (en) | 1985-07-13 |
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Family Applications (1)
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- 1983-11-26 KR KR2019830010033U patent/KR860000052Y1/en not_active IP Right Cessation
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