KR850001263B1

KR850001263B1 - Exchanges circuit of p.c.m. audio signal

Info

Publication number: KR850001263B1
Application number: KR1019830002908A
Authority: KR
Inventors: 김종성
Original assignee: 금성통신 주식회사; 이재연, 하인츠 디터 케루트; 금성통신주식회사; 하인츠 디터 케루트
Priority date: 1983-06-28
Filing date: 1983-06-28
Publication date: 1985-08-26
Also published as: KR850000887A

Abstract

Address and data buses are arranged to mutually link between the exchanger and microprocessor, even if the data sequence requested by the PCM exchanger is different from the one requested by the microprocessor controlling the system. The data of the multiplexed PCM voice signal from the multiplexed transmission line is stored into a memory and provides the corresponding data stored in the memory after receiving the requested data from the microprocessor.

Description

Arrangement of address bus and data bus between PCM voice signal exchange circuit and microprocessor

제1도는 피씨엠 음성신호 교환회로의 블럭도.1 is a block diagram of a PCM voice signal exchange circuit.

제2도는 다중화 송·수신 선로가 4개인 경우를 예로든 것으로,2 shows an example of four multiplexed transmission / reception lines.

제2(a)도는 4개의 다중화 송신선로에 실린 128개의 채널이 메모리에 기억될때의 어드레스를 도시한 도표.Fig. 2 (a) is a diagram showing addresses when 128 channels stored in four multiplexed transmission lines are stored in a memory.

제2(b)도는 128개 채널이 마이크로프로세서에 프로그램된 상태의 어드레스를 도시한 도표.FIG. 2 (b) is a diagram showing the addresses of 128 channels programmed into the microprocessor. FIG.

제3도는 다중화 송·수신 선로가 8개인 경우를 예로든 것으로,3 shows an example of eight multiplexed transmission / reception lines.

제3(a)도는 8개의 다중화 송신선로에 256개의 채널이 메모리에 기억될 때의 어드레스를 도시한 도표.Fig. 3 (a) is a diagram showing addresses when 256 channels are stored in a memory on eight multiplexed transmission lines.

제3(b)도는 256개의 채널이 마이크로프로세서에 프로그램된 상태의 어드레스를 도시한 도표이다.FIG. 3 (b) is a diagram showing the addresses of 256 channels programmed into the microprocessor.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101 : 다중화 피씨엠 음성신호 송신선로 102 : 직렬/병렬 변환회로101: multiplexed PCM audio signal transmission line 102: serial / parallel conversion circuit

103 : 래치회로 104 : 래치 출력제어회로103: latch circuit 104: latch output control circuit

105 : 메모리 106 : 계수기105: memory 106: counter

107 : 메모리 108 : 래치회로107 memory 108 latch circuit

109 : 래치입력제어회로 110 : 병렬/직렬 변환회로109: latch input control circuit 110: parallel / serial conversion circuit

111 : 다중화 피씨엠 음성신호 수신선로 112 : 계수기111: multiplexed PCM voice signal receiving line 112: counter

113, 114 : 래치113, 114: latch

본 발명은 마이크로프로세서를 이용한 피씨엠 시분할 방식의 키텔레폰 시스템에 있어서, 피씨엠 음성신호 교환회로와 마이크로프로세서간에 어드레스버스 및 데이타 버스를 배열하는 방법에 관한 것으로서, 피씨엠 음성신호 교환회로가 요구하는 데이타의 일련순위와 시스템 전체를 제어하는 마이크로프로세서가 요구하는 데이타의 일련순위가 서로 다르더라도 일련순위가 다른 이들 데이타가 상호 연관되도록 피씨엠 음성신호 교환회로와 마이크로프로세서 사이에 어드레스버스 및 데이타버스를 배열하는 방법에 관한 것이다.The present invention relates to a method of arranging an address bus and a data bus between a PC voice signal exchange circuit and a microprocessor in a PC telephony system of a PC time division method using a microprocessor. Even if the serial order of data and the serial order of the data required by the microprocessor controlling the entire system are different, the address bus and the data bus must be established between the PCM voice signal exchange circuit and the microprocessor so that the data having different serial ranks are correlated with each other. It is about how to arrange.

일반적으로 마이크로프로세서는 제어단자, 데이타버스 및 어드레스버스를 통해 시스템의 상태를 파악하고 파악된 상태에 따른 명령을 내려 시스템을 제어하는 것으로, 이러한 마이크로프로세서를 이용하는 시스템을 설계할 경우 하드웨어쪽에 우선을 두고 시스템을 설계하게 되면 소프트웨어의 구성이 힘들게 되는 동시에 소프트웨어가 복잡해지는 경우가 많았다.In general, microprocessors control the system through the control terminal, data bus, and address bus to determine the state of the system and issue commands according to the identified state. When designing a system using such a microprocessor, the priority is given to the hardware side. Designing a system often made the software difficult to configure and at the same time complicated.

특히, 피씨엠 시분할 방식을 이용하는 키텔레폰 시스템에 있어서는 국선가입자용, 내선가입자용, 통화협의용 및 톤신호용 등 몇가지 그룹으로 나뉘어지는 다수의 채널이 있으며, 시스템을 제어하기 위한 프로그램을 구성하는데는 같은 그룹의 채널이 순서적으로 배치되는 쪽이 훨씬 효과적이기 때문에 소프트웨어에 따라 하드웨어를 구성하게 되면 하드웨어가 복잡해지고 PCB의 원가가 상승하게 되며 하드웨어를 간단히 구성하면 소프트웨어가 복잡해지는 문제점이 있었다.In particular, in the key telephony system using PCM time division method, there are a number of channels divided into several groups such as trunk subscribers, extension subscribers, call consultations and tone signals. Since the channels of the group are arranged in order, it is more effective to configure the hardware according to the software, which leads to the complexity of the hardware, the cost of the PCB, and the simple configuration of the hardware.

본 발명의 목적은 마이크로프로세서를 이용한 피씨엠 시분할 방식의 키텔레폰 시스템에 있어서 하드웨어와 소프트웨어를 각각 간단한 방법으로 구성하되 마이크로 프로세서의 효율을 높이기 위하여 소프트웨어의 개입없이 단순 계수기에 의한 하드웨어 제어만으로도 다중화 피씨엠 음성신호 송신선로로 부터 입력된 피씨엠 음성신호를 메모리에 기억시키는 한편, 마이크로프로세서로부터 통화로 구성에 관한 데이타만을 받아 메모리에 기억된 피씨엠 음성신호를 교환하여 다중화 피씨엠 음성신호 수신선로로 출력시키는 피씨엠 음성신호 교환회로와 시스템 전체를 제어하는 마이크로프로세서가 요구하는 데이타의 일련순위가 서로 다르더라도 이들 데이타가 상호 연관되도록 피씨엠 음성신호 교환회로와 마이크로프로세서 사이에 어드레스버스 및 데이타버스를 배열하는 방법을 제공하는 것이다. 이하 도면을 참조하면서 본 발명을 상세히 설명하겠다.The object of the present invention is to configure the hardware and software in a PCT time division type key telephony system using a microprocessor, respectively, in order to increase the efficiency of the microprocessor. Stores the PCM voice signal input from the voice signal transmission line into the memory, receives only the data related to the call path from the microprocessor, and exchanges the PCM voice signal stored in the memory to output the multiplexed PCM voice signal line. Even though the serial order of data required by the PCM voice signal exchange circuit and the microprocessor controlling the whole system are different, the address bus and the microprocessor It provides a way to arrange data buses. Hereinafter, the present invention will be described in detail with reference to the drawings.

제1도는 마이크로프로세서로 부터 통화로 구성에 관한 데이타만을 받아 하드웨어적으로 피씨엠 음성신호를 교환하는 피씨엠 음성신호 교환회로의 블럭도로서, 피씨엠 음성신호가 다중화되어 들어오는 2ⁿ(여기서, n은 0이상의 정수이다)개의 다중화 피씨엠 음성신호 송신선로(101)(이하 "다중화 송신선로"라 한다), 직렬 피씨엠 음성신호를 병렬 피씨엠 음성신호로 변환시키는 직렬/병렬 변환회로(102), 래치회로(103), 래치출력 제어회로(104), 메모리(105), 메모리(105)의 어드레스를 지정하는 계수기(106)와 메모리(107), 래치회로(108), 래치입력 제어회로(109), 병렬 피씨엠 음성신호를 직렬 피씨엠 음성신호로 변환시키는 병렬/직렬 변환회로(110), 다중화 피씨엠 음성신호 수신선로(111)(이하 "다중화 수신선로"라 한다), 메모리(107)의 어드레스를 지정하는 계수기(112) 및 마이크로프로세서로 부터의 어드레스 및 데이타를 받아 메모리(107)에 기억시키는 래치(113), (114), 클럭신호를 발생하는 발진기(116), 발진기(116)의 클럭신호에 의해 일정비트씩의 클럭신호를 계수기(106), (112)에 교대로 인가하는 계수기 입력재생회로(117)로 구성되어 있으며, 그 동작과정을 다중화 송신선로가 4개인 경우를 예로들어 개략적으로 설명하면 다음과 같다.FIG. 1 is a block diagram of a PCM voice signal exchange circuit in which PCM audio signals are exchanged in hardware by receiving only data on a call from a microprocessor, where ⁿ is multiplexed (where n is n). Is an integer greater than or equal to 0) multiplexed PCM audio signal transmission line 101 (hereinafter referred to as " multiplexed transmission line "), and a serial / parallel conversion circuit 102 for converting a serial PC audio signal into a parallel PC audio signal. A latch 106, a latch 106, a latch output control circuit 104, a memory 105, a counter 106 specifying addresses of the memory 105, a memory 107, a latch circuit 108, a latch input control circuit ( 109, a parallel / serial conversion circuit 110 for converting a parallel PC audio signal into a serial PC audio signal, a multiplexed PC audio signal reception line 111 (hereinafter referred to as a " multiplexed reception line "), and a memory 107. Counter 112 And the clock signals of the latches 113 and 114, the oscillator 116 and the oscillator 116, which receive the address and data from the microprocessor and store them in the memory 107. It is composed of a counter input / reproducing circuit 117 which alternately applies clock signals to the counters 106 and 112. The operation process is briefly described with an example of four multiplexed transmission lines.

다중화 송신선로(101)의 각 선로로는 32개 채널의 8비트 직렬 피씨엠 음성신호가 들어와 직렬/병렬 변환 회로(102)에 입력되는데 그 8비트 직렬 피씨엠 음성신호중 마지막 8비트가 입력될 때 그 신호는 8비트 병렬 피씨엠 음성신호로 변환된 후 출력되어 래치회로(103)에 기억되어 있다가, 다음번 채널의 8비트 직렬 피씨엠 음성신호중 1비트에서 4비트까지가 직렬/병렬 변환회로(102)에 입력될 때 래치출력제어회로(104)의 순차적인 제어에 따라 첫번째 다중화 송신선로의 피씨엠 음성신호부터 차례로 출력되어 메모리(105)에 인가된다. 또한 이때 계수기 입력재생회로(117)는 4비트의 클럭신호를 계수기(106)에 인가하므로 계수기(106)는 그를 계수하여 메모리(105)의 어드레스를 순차적으로 지정하게 되고, 이에 따라 상기 래치회로(103)에서 출력된 병렬 피씨엠 음성신호는 계수기(106)가 지정한 어드레스에 기억된다.Each line of the multiplexed transmission line 101 receives 32-channel 8-bit serial PC audio signals and inputs them to the serial / parallel conversion circuit 102. When the last 8 bits of the 8-bit serial PC audio signals are input. The signal is converted into an 8-bit parallel PCM audio signal and then outputted and stored in the latch circuit 103. Then, from 1 to 4 bits of the 8-bit serial PC audio signal of the next channel, the serial / parallel conversion circuit ( 102 is sequentially input from the PCM audio signal of the first multiplexed transmission line and applied to the memory 105 according to the sequential control of the latch output control circuit 104. In this case, since the counter input / reproducing circuit 117 applies a 4-bit clock signal to the counter 106, the counter 106 counts it and sequentially specifies the address of the memory 105. Accordingly, the latch circuit ( The parallel PC audio signal output from 103 is stored at the address designated by the counter 106.

한편, 마이크로 프로세서는 계수기(112)가 동작하는 동안 데이타버스및 어드레스버스를 통하여 래치(113)(114)에 통화로 구성에 관한 데이타를 입력시켜 기억하고 있다가 상기와 같이 계수기(106)가 작동하는 동안 제어단자(115)에 제어신호를 인가하여 그를 출력하게 하면, 이에따라 래치(114)에서 지정한 메모리(117)의 어드레스에 래치(113)에서 출력된 데이타가 기억된다. 그리고 계수기 입력재생회로(117)는 직렬/병렬 변환 회로(102)에 입력되는 8비트 직렬 피씨엠 음성신호중 5비트에서 8비트가 인가될 때 계수기(112)에 4비트의 클럭신호를 인가하므로 계수기(102)는 그를 계수하여 메모리(107)의 어드레스를 순차적으로 지정하게 되며, 이에따라 그 어드레스에 상기와 같이 기억되어 있던 데이타가 출력되어 메모리(105)의 어드레스를 지정하게 되므로 그 번지에 기억되어 있던 8비트 병렬 피씨엠 음성신호가 출력되어 래치회로(108)에 인가되며, 이와 동시에 래치 입력제어회로(109)가 래치회로(108)의 입력을 제어함으로써 메모리(105)로 부터 출력된 8비트 병렬 피씨엠 음성신호가 래치회로(108)를 통하여 병렬/직렬 변환회로(110)에서 8비트 직렬 피씨엠 음성신호로 변환된 후 다중화 수신선로(111)로 송출되는 것이다. 그러면, 다중화 송신선로(101)로 부터 들어온 각 채널의 피씨엠 음성신호가 메모리(105)에 기억되고, 기억된 이들 피씨엠 음성신호가 마이크로 프로세서로부터의 명령에 따라 다중화 수신선로(111)로 나가는 과정을 살피면서 본 발명을 더욱 상세히 설명한다.On the other hand, while the counter 112 is operating, the microprocessor inputs and stores data regarding the call path configuration through the data bus and the address bus to the latch 113 and 114, and the counter 106 operates as described above. If a control signal is applied to the control terminal 115 and output thereof, the data output from the latch 113 is stored in the address of the memory 117 designated by the latch 114 accordingly. The counter input / reproducing circuit 117 applies a 4-bit clock signal to the counter 112 when 5 to 8 bits of the 8-bit serial PC audio signal input to the serial / parallel conversion circuit 102 are applied. 102 determines the address of the memory 107 sequentially by counting it, and accordingly, the data stored as described above is outputted to the address to designate the address of the memory 105. An 8-bit parallel PCM audio signal is output and applied to the latch circuit 108, and at the same time, the 8-bit parallel output from the memory 105 by the latch input control circuit 109 controls the input of the latch circuit 108. The PC audio signal is converted into an 8-bit serial PC audio signal by the parallel / serial conversion circuit 110 through the latch circuit 108 and then transmitted to the multiplexing receiving line 111. Then, the PCM audio signals of the respective channels coming from the multiplexed transmission line 101 are stored in the memory 105, and these stored PCM audio signals are sent to the multiplexed reception line 111 according to a command from the microprocessor. The present invention will be described in more detail while examining the process.

본 발명이 이용되는 키텔레폰 시스템에는 국선가입자용, 내선가입자용, 통화협의용 및 톤 신호용 등 몇가지 그룹으로 나뉘어지는 다수의 채널이 있으며, 시스템을 제어하기 위한 프로그램을 구성하는데는 같은 그룹의 채널을 순차적으로 배치하는 쪽이 효과적이어서 프로그램에서는 같은 그룹의 채널의 어드레스가 순차적으로 되도록 되어 있으나, 하드웨어를 소프트웨어에 맞게 구성하려면 하드웨어가 복잡하고 PCB의 원가가 상승되므로 이를 해결하기 위하여 하드웨어의 구성은 같은 그룹의 채널이 타임슬롯트 별로 순차적으로 되도록 되어 있고, 따라서 동일한 채널의 어드레스를 소프트웨어와 하드웨어가 서로 다르게 알고 있으므로 소프트웨어와 하드웨어가 알고 있는 어드레스가 상호 연관되도록 하여야만 하드웨어가 소프트웨어의 명령을 정확히 알게되는 것인바, 제2도 및 제3도를 참조하면서 소프트웨어와 하드웨어의 어드레스가 상호 연관되는 과정을 설명하면 다음과 같다.The key telephony system in which the present invention is used has a plurality of channels divided into several groups, such as trunk line subscribers, extension subscribers, call consultations, and tone signals, and the same group of channels is used to construct a program for controlling the system. It is more effective to arrange sequentially so that the address of the same group of channels is sequential in the program.However, if hardware is configured for software, hardware is complicated and PCB cost is increased. Since the channels of are in sequential order for each time slot, and therefore, the software and the hardware know the addresses of the same channel differently, the hardware must correctly correlate the instructions of the software with the software and the hardware. As will be appreciated, referring to FIGS. 2 and 3, a process of correlating software and hardware addresses is as follows.

제2도는 다중화 송·수신선로(101), (111)가 4개인 경우를 예로 든 것으로,2 illustrates an example where four multiplexed transmission / reception lines 101 and 111 are used.

제2(a)도는 4개의 다중화 송신선로(101)에 실린 128개의 채널이 메모리(105)에 기억될 때의 어드레스를 도시한 도표이며,FIG. 2 (a) is a diagram showing an address when 128 channels stored in four multiplexed transmission lines 101 are stored in the memory 105,

제2(b)도는 상기 128개의 채널이 마이크로 프로세서에 프로그램된 상태의 어드레스를 도시한 도표이다. 4개의 다중화 송신선로(101)에 실린 128개의 채널이 메모리(105)에 기억될 때에는 제2(a)도에 도시된 바와같이 N번째 다중화 송신선로의

번째 채널의 어드레스가FIG. 2 (b) is a diagram showing the addresses of the 128 channels programmed into the microprocessor. When 128 channels loaded on the four multiplexed transmission lines 101 are stored in the memory 105, as shown in FIG.

The address of the first channel

N_tot(

-1)+NN _tot (

-1) + N

(여기서 N_tot는 전체 다중화 송신선로의 갯수인 4이고, N은 1

N

4의 정수이며,

은 1

32의 정수이다) 되도록 하되, 4번째 다중화 송신선로의 32번째 채널의 어드레스는 0번으로 기억하도록 한다.Where N _tot is 4, the number of total multiplexed transmission lines, and N is 1

N

Is an integer of 4,

Is 1

It is an integer of 32), and the address of the 32nd channel of the 4th multiplexed transmission line is stored as 0.

한편, 마이크로 프로세서는 제2(b)도에 도시된 바와 같이 N번째 다중화 송신선로의

번째 채널의 어드레스를 32N+-1 (N=1-4까지의 정수이고,

=1-32까지의 정수이다)번으로 기억하되, 최종 다중화 송신선로인 4번째 다중화 송신선로의 첫번째 채널부터 31번째 채널의 어드레스를 1번부터 31번으로 기억하고, 32번째 채널의 어드레스는 0번으로 기억하도록 한다.On the other hand, as shown in FIG.

32N + address of first channel -1 (an integer from N = 1-4,

= 1 to 32), the first channel to 31st channel address of the 4th multiplexed transmission line, which is the final multiplexed transmission line, from 1 to 31, and the address of the 32nd channel is 0. Remember to burn.

따라서, 마이크로프로세서와 피씨엠 음성신호 교환회로가 기억하고 있는 채널의 어드레스를 2진수로 표시하면 다음과 같은 연관관계가 있는 것을 알수 있다. 즉, 마이크로프로세서가 기억하고 있는 어드레스를 2진수로 표시한 후 표시된 2진수에서 앞에서 2개의 높은자리 숫자를 떼어 최하위수 숫자 위에 그대로 붙이면 이 숫자가 피씨엠 음성신호 교환회로가 기억하고 있는 채널의 어드레스를 2진수로 표시한 것과 같은 숫자로 된다는 것을 알수 있다.Therefore, when the address of the channel stored in the microprocessor and the PCM voice signal exchange circuit is represented by binary number, it can be seen that the following relations exist. In other words, if the address stored in the microprocessor is displayed in binary number, the two binary numbers are removed from the displayed binary number and pasted on the least significant number. This number is the address of the channel stored in the PCM voice signal exchange circuit. You can see that this is the same number as expressed in binary.

예를들어, 피씨엠 음성신호 교환회로가 기억하고 있는 3번째 다중화 송신선로의 31번째 채널의 어드레스는 123번으로서 이것을 7비트 2진수로 표시하면 1111011이며, 마이크로프로세서가 기억하고 있는 3번째 다중화 송신선로의 31번째 채널의 어드레스는 126번으로서 7비트 2진수로 표시하면 1111110이 된다. 따라서, 마이크로프로세서가 기억하고 있는 3번째 다중화 송신선로의 31번째 채널의 어드레스를 7비트 2진수로 표시한 1111110에서 앞에 있는 2개의 높은자리 숫자를 떼어 최하위수 숫자 뒤에 그대로 붙이면 3번째 다중화 송신선로의 31번째 채널이 기억되어 있는 피씨엠 음성신호 교환회로의 123번 어드레스를 7비트 2진수로 표시한 1111011과 같아진다는 것이다.For example, the address of the 31st channel of the 3rd multiplexed transmission line memorized by the PCM voice signal exchange circuit is 123, which is 1111011 when expressed in 7-bit binary number, and the 3rd multiplexed transmission memorized by the microprocessor. The address of the 31st channel of the line is 126, which is 1111110 when expressed in 7-bit binary number. Therefore, if the address of the 31st channel of the 3rd multiplexed transmission line memorized by the microprocessor is 1111110, which is represented by 7-bit binary number, is removed and pasted after the least significant number, the 3rd multiplexed transmission line of the 3rd multiplexed transmission line This is the same as 1111011 in which the address 123 of the PCM voice signal exchange circuit in which the 31st channel is stored is expressed in 7-bit binary numbers.

이러한 예는 다중화 송·수신선로(101), (111)의 갯수가 8개인 경우에도 적용되는데 제3도를 참조하면서 설명하면 다음과 같다.This example also applies to the case where the number of multiplexed transmission / reception lines 101 and 111 is eight. Referring to FIG.

제3도는 다중화 송·수신선로(101), (111)가 8개인 경우를 예로 든 것으로,3 illustrates an example of eight multiplexed transmission / reception lines 101 and 111.

제3(a)도는 8개의 다중화 송신선로(101)에 실린 256개의 채널이 메모리(105)에 기억될 때의 어드레스를 도시한 도표이며,FIG. 3 (a) is a diagram showing an address when 256 channels stored in eight multiplexed transmission lines 101 are stored in the memory 105,

제3(b)도는 상기 256개 채널이 마이크로프로세서에 프로그램된 상태의 어드레스를 도시한 도표이다. 8개의 다중화 송신선로(101)에 실린 256개의 채널은 제3(a)도에 도시된 바와같이 다음의 식에 따라 메모리(105)의 해당 어드레스에 기억된다. N번째 다중화 송신선로의

번째 채널의 어드레스는FIG. 3 (b) is a diagram showing the addresses of the 256 channels programmed into the microprocessor. The 256 channels loaded on the eight multiplexed transmission lines 101 are stored at the corresponding addresses of the memory 105 according to the following equation as shown in FIG. 3 (a). Of the Nth multiplexed transmission line

The address of the first channel is

N_tot(

-1)+NN _tot (

-1) + N

(여기서, N_tot는 전체 다중화 송신선로의 갯수인 8이고, N은 1

N

8의 정수이고,

은 1

32 32의 정수이다)가 되도록 하되, 다중화 송신선로의 32번째 채널은 메모리(105)의 0번 어드레스에 기억한다.Where N _tot is 8, the number of total multiplexed transmission lines, and N is 1

N

Is an integer of 8,

Is 1

32 is the integer of 32 32), and the 32nd channel of the multiplexed transmission line is stored at address 0 of the memory 105.

또한, 상기 256개의 채널에 대하여 마이크로프로세서가 기억하고 있는 어드레스도 다중화 송. 수신선로(101), (111)의 갯수가 4개인 경우와 동일한 요령으로 기억하고 있으며 단, 여기서 N은 1-8까지의 정수이다.In addition, multiplexed addresses are stored in the microprocessor for the 256 channels. The number of receiving lines 101 and 111 is stored in the same manner as in the case of four, where N is an integer of 1-8.

이러한 경우에 6번째 다중화 송신선로의 31번째 채널에 대해서 살펴보면 다음과 같다.In this case, the 31st channel of the 6th multiplexed transmission line is as follows.

피씨엠 음성신호 교환회로가 기억하고 있는 6번째 다중화 송신선로의 31번째 채널의 어드레스는 246번으로서 8비트 2진수로 표시하면 11110110이며, 마이크로프로세서가 기억하고 있는 6번째 다중화 송신선로의 31번째 채널의 어드레스는 222번으로서 8비트 2진수로 표시하면 11011110이 된다.The address of the 31st channel of the 6th multiplexed transmission line memorized by the PCM voice signal exchange circuit is 246, which is 11110110 when expressed in 8-bit binary number, and the 31st channel of the 6th multiplexed transmission line memorized by the microprocessor. The address of 222 is 11011110 when it is expressed in 8-bit binary number.

따라서, 마이크로프로세서가 기억하고 있는 6번째 다중화 송신선로의 31번째 채널의 어드레스를 8비트 2진수로 표시한 11011110에서 앞에 있는 3개의 높은자리 숫자를 떼어 최하위수 숫자뒤에 그대로 붙이면 피씨엠 음성신호 교환회로가 기억하고 있는 6번째 다중화 송신선로의 31번째 채널의 어드레스인 246을 8비트 2진수로 표시한 11110110과 같아지는 것을 알수 있으며, 이것은 다음과 같은 사실을 말해준다.Therefore, if the address of the 31st channel of the 6th multiplexed transmission line stored in the microprocessor is 11011110 represented by 8-bit binary number, the three high digits in front are removed and added after the lowest digit as it is. It can be seen that 246, the address of the 31st channel of the 6th multiplexed transmission line, is equal to 11110110 represented by 8-bit binary numbers. This indicates the following fact.

즉, 시스템 내의 모든 채널(N_tot)이, 즉 2n개(여기서 n은 0 이상의 정수이다)의 다중화 송신선로(101)의 각각의 선로를 통하여 32개씩 다중화 되어 들어오고 이들 모든 채널이 제2도 및 제3도에서 예를들어 설명한 바와같은 어드레스를 갖고 있는 경우에 마이크로프로세서의 데이타 단자와 어드레스 단자중에서 최고 높은자리 숫자를 나타내는 단자부터 n개의 단자와, 피씨엠 음성신호 교환회로의 데이타 단자와 어드레스 단자중에서 가장 낮은 자리숫자를 나타내는 단자부터 n개의 단자를 자리숫자의 크기별로 대응시키면 시스템 내의 모든 채널의 어드레스에 대하여 마이크로프로세서의 피씨엠 음성신호 교환회로가 서로 다르게 알고 있더라도 마이크로프로세서와 피씨엠 음성신호 교환회로가 요구하는 데이타의 일련순위가 서로 일치하게 되어 하드웨어가 소프트웨어의 명령을 정확히 알고 그 명령에 따라 동작하게 되는 것이다.That is, all channels N _{tot in the} system are multiplexed in 32 through each line of 2n multiplexed transmission lines 101 (where n is an integer greater than or equal to 0) and all these channels are multiplexed. And n to n terminals from the data terminal and the address terminal of the microprocessor in the case of having the address as described in FIG. If you match n terminals from the terminal that represents the lowest digit of the terminal by the size of the digit, the microprocessor and PC audio signal may be exchanged even if the microprocessor's PCM voice exchange circuit knows differently about the addresses of all channels in the system. The serial order of the data required by the switching circuit is matched with each other. Know the exact instructions of the software that will operate according to the command.

이상과 같이, 본 발명에 의한 어드레스버스 및 데이타버스의 배열방법은 각각 32개의 채널이 다중화 되어 실리는 2ⁿ(n=0, 1, 2, 3…)개의 다중화 송신선로(101)로 부터의 직렬 피씨엠 음성신호를 병렬 피씨엠 음성신호로 바꾸어 메모리(105)에 기억시킴에 있어서 N번째 다중화 송신선로의

번째 채널의 어드레스가 N_tot(

-1)+N (여기서 N_tot는 다중화 송신선로의 총갯수이고,

은 1-32까지의 정수이다)변이 되도록 하되, 최종 다중화 송신선로의 32번째 채널의 어드레스는 0번으로 기억하며, 상기 모든 채널의 어드레스를 마이크로프로세서가 기억하게 함에 있어서는 N번째 다중화 송신선로의

번째 채널의 어드레스가 32 +

-1(

=1-32까지의 정수)번이 되도록 하되, 최종 다중화 송신선로의 첫번째 채널부터 31번째의 어드레스를 1번부터 31번으로 기억하고 32번째 채널의 어드레스는 0번으로 기억하도록 한후, 마이크로프로세서의 데이타 단자와어드레스 단자중에서 최고 높은자리 숫자를 나타내는 단자부터 n개의 단자가 피씨엠 음성신호 교환회로의 데이타 단자와 어드레스 단자중에서 가장 낮은자리 숫자를 나타내는 단자부터 n개의 단자와 자리숫자의 크기별로 대응되도록 배열접속 함으로써, 극선가입자용, 내선가입자용, 통화협의용, 및 톤 신호용 등 몇가지 그룹으로 나누어지는 다수의 채널이 있는 피씨엠 시분할 방식의 키텔레폰 시스템에 있어서 같은 그룹의 채널이 순서적으로 배치되도록 하여 프로그램을 구성하고같은 그룹의 채널이 타임슬롯트별로 순차적으로 되도록 하드웨어를 구성하여 소프트웨어와 하드웨어가 요구하는 데이타의 일련순위가 다르더라도 마이크로프로세서와 피씨엠 음성신호 교환회로가 요구하는 데이타의 일련순위가 서로 일치하게 되므로 소프트웨어와 하드웨어가 매우 간단하게 구성될 수 있는 장점을 지니고 있는 것이다.As described above, the arrangement of the address bus and data bus according to the present invention is performed from 2 ⁿ (n = 0, 1, 2, 3, ...) multiplexed transmission lines 101, each of which 32 channels are multiplexed. The serial PC audio signal is converted into a parallel PC audio signal and stored in the memory 105.

The address of the first channel is N _tot (

-1) + N (where N _tot is the total number of multiplexed transmission lines,

Is an integer of 1-32), but the address of the 32nd channel of the final multiplexed transmission line is stored as 0, and the microprocessor stores the addresses of all the channels.

The address of the first channel is 32 +

-One(

= Integer between 1 and 32), but remember that the first to 31st addresses from the first channel of the final multiplexed transmission line are numbered from 1 to 31 and the address of the 32nd channel is stored as 0. From the terminal showing the highest digit among the data terminal and the address terminal, the n terminals correspond to the size of the data terminal and the n terminal and the number of digits from the terminal representing the lowest digit among the data terminal and the address terminal of the PCM voice signal exchange circuit. By arranging connections, in the PCM time division key telephony system having a plurality of channels divided into several groups such as pole subscribers, extension subscribers, call consultations, and tone signals, channels of the same group are arranged in sequence. Program in order to ensure that channels in the same group are sequentially Even though the serial order of data required by software and hardware is different by configuring the hardware, the serial order of data required by the microprocessor and PCM voice signal exchange circuit is identical to each other, so the software and the hardware can be configured very simply. Will have.

Claims

(Correction) A serial PCM audio signal from 2 ⁿ (n = 0, 1, 2, 3, ...) multiplexed transmission lines 101, each of which 32 channels are multiplexed, is converted into a parallel PCM audio signal. 105), the Nth multiplexed transmission line

The address of the first channel is 2 ⁿ (

-1) + N times, but the address of the 32nd channel of the final multiplexed transmission line is stored as 0, and when the microprocessor stores the addresses of all the channels, the Nth multiplexed transmission line

The address of the first channel should be 32N + n-1, but the addresses of the first channel to the 31st channel of the last multiplexed transmission line must be stored from 1 to 31, and the address of the 32nd channel to 0. Of the data terminal and the address terminal of the microprocessor, n to n terminals are the terminal from the terminal representing the lowest digit among the data terminal and the address terminal of the PC voice signal exchange circuit. A method of arranging a data bus and an address bus between a microprocessor and a PC voice signal exchange circuit for arranging and connecting the data bus and the address bus so as to correspond to each other in size.